JPH0334025A - 命令処理方式 - Google Patents
命令処理方式Info
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- JPH0334025A JPH0334025A JP16690289A JP16690289A JPH0334025A JP H0334025 A JPH0334025 A JP H0334025A JP 16690289 A JP16690289 A JP 16690289A JP 16690289 A JP16690289 A JP 16690289A JP H0334025 A JPH0334025 A JP H0334025A
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- instruction
- instructions
- computer
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- pipeline
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野１
この発明は、計算機の命令処理方式に関するものである
。
。
［従来の技術］
第３図は、遅延分岐、命令を備えた計算機の一般的な構
成の一例を示す図である。図において。
成の一例を示す図である。図において。
（１）〜（４）は計算機命令を処理するための各処理装
置であり、パイプライン構成をとっている。（５）は各
処理装置（１）〜（４）を制御するパイプライン制御装
置、（６）〜（９）はパイプライン制御装置（５〉と各
処理装置（１）〜（４）の間の制御信号である。
置であり、パイプライン構成をとっている。（５）は各
処理装置（１）〜（４）を制御するパイプライン制御装
置、（６）〜（９）はパイプライン制御装置（５〉と各
処理装置（１）〜（４）の間の制御信号である。
第４図は計算機の命令処理動作を示す図である。図にお
いて、（１２）は時間軸、（１３）は命令処理順序を示
す軸である。（１４）〜（１８）は命令を示し、命令（
１４）〜（１８〉内の数字（１，２，３４）はそれぞれ
命令が処理装置（１，２，３，４＞にて処理されること
を示す。特に、（１５）は遅延分岐命令、（１８）は遅
延分岐命令の分岐先命令である。
いて、（１２）は時間軸、（１３）は命令処理順序を示
す軸である。（１４）〜（１８）は命令を示し、命令（
１４）〜（１８〉内の数字（１，２，３４）はそれぞれ
命令が処理装置（１，２，３，４＞にて処理されること
を示す。特に、（１５）は遅延分岐命令、（１８）は遅
延分岐命令の分岐先命令である。
（１９）〜（２６）は計算機の命令実行サイクルを示す
。
。
次に１従来の命令処理動作について説明する。
遅１延分岐命令（１５）が処理装置（３）にて処理され
るとく第４図のサイ−クル（２２）に入ると）、処理装
置（３）はパイプライン制御装Ｗ（５〉を通じ処理装置
（１）へ、命令取り出し番地の変更を要求する。
るとく第４図のサイ−クル（２２）に入ると）、処理装
置（３）はパイプライン制御装Ｗ（５〉を通じ処理装置
（１）へ、命令取り出し番地の変更を要求する。
一方、すでに処理装置（１）、（２）にて処理されてい
る命令（１６）、 （１７）は遅延分岐命令（１５）に
続いて実行される。すなわち、３！！延分岐命令（１５
〉に続き後続の命令（１６）、 （１７）の実行後１分
岐先の命令（１８）が実行される。
る命令（１６）、 （１７）は遅延分岐命令（１５）に
続いて実行される。すなわち、３！！延分岐命令（１５
〉に続き後続の命令（１６）、 （１７）の実行後１分
岐先の命令（１８）が実行される。
［発明が解決しようとする課題］
上記のような従来の命令処理方式では、遅延分岐命令に
おける遅延命令数〈ここで、遅延命令数とは１分岐命令
において、その実行後、その分岐先命令の実行前に実行
される命令数とし、第３図の例においては２．遅延分岐
命令でない分岐命令においてはＯである。）は計算機の
バイブライン構成などのハードウェア構成と対応したも
のでなければならず、特定の計算機構成を前提として作
成された目的プログラムに対しソフトウェア互換性を持
つ遅延分岐命令を備えた計算機のパイプライン段数など
の構成が制約を受けるという問題点があった。
おける遅延命令数〈ここで、遅延命令数とは１分岐命令
において、その実行後、その分岐先命令の実行前に実行
される命令数とし、第３図の例においては２．遅延分岐
命令でない分岐命令においてはＯである。）は計算機の
バイブライン構成などのハードウェア構成と対応したも
のでなければならず、特定の計算機構成を前提として作
成された目的プログラムに対しソフトウェア互換性を持
つ遅延分岐命令を備えた計算機のパイプライン段数など
の構成が制約を受けるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので９分岐命令における遅延命令数を計算機のパイプラ
イン段数などの構成に対し最適とすることができかつ同
−計３Ｅ１！４上で遅延命令数が異なっていることを前
提にして作成された目的プログラムの実行も可能とする
命令処理方式を得ることを目的とする。
ので９分岐命令における遅延命令数を計算機のパイプラ
イン段数などの構成に対し最適とすることができかつ同
−計３Ｅ１！４上で遅延命令数が異なっていることを前
提にして作成された目的プログラムの実行も可能とする
命令処理方式を得ることを目的とする。
「課題を解決するための手段］
この発明に係る命令処理方式は、複数の処理装置および
パイプライン制御装置から構成されるパイプライン計算
機において、処理装置で実行中の命令の無効化を行う命
令無効化制御手段を各処理装置に対応して設け、前記命
令無効１ヒ制御手段の設定値に応じて遅延命令数を可変
とするようにしたものである。
パイプライン制御装置から構成されるパイプライン計算
機において、処理装置で実行中の命令の無効化を行う命
令無効化制御手段を各処理装置に対応して設け、前記命
令無効１ヒ制御手段の設定値に応じて遅延命令数を可変
とするようにしたものである。
［作用］
この発明においては、命令無効化制御車レジスタは、計
ｒＬｉｆｉの命令によって設定可能なレジスタであり、
遅延分岐命令によるパイプライン内の命令処理の無効化
を制御する。
ｒＬｉｆｉの命令によって設定可能なレジスタであり、
遅延分岐命令によるパイプライン内の命令処理の無効化
を制御する。
［実施例］
第１図はこの発明の一実施例による計算機の構成を示す
ブロック図である。図において、（１）〜（９〉は従来
のものと同様である。（１０〉は命令無効化制御レジス
タ、（１１，）はアンドゲートで無効化制御レジスタ（
１０〉の出力とパイプライン制御装置（５）の出力との
アンドを取る。
ブロック図である。図において、（１）〜（９〉は従来
のものと同様である。（１０〉は命令無効化制御レジス
タ、（１１，）はアンドゲートで無効化制御レジスタ（
１０〉の出力とパイプライン制御装置（５）の出力との
アンドを取る。
第２図は第１図の計算機の命令処理動作を示す図である
。図において、命令（１７〉のブロック（２Ｎ ）、（
３Ｎ ＞、（４Ｎ ＞以外は第４図と同様である。
。図において、命令（１７〉のブロック（２Ｎ ）、（
３Ｎ ＞、（４Ｎ ＞以外は第４図と同様である。
Ｎ“は、その命令が無効１ヒされていることを示す。
次に、この発明の詳細な説明する。遅延分岐命令（１５
）が処理装置（３〉にて処理されると（すなわち１第２
図のサイクル（２２）に入ると）、処理装置（３）はパ
イプライン制御装置（５）を通じ、処理装置（１）へ命
令取り出し番地の変更を要求する。
）が処理装置（３〉にて処理されると（すなわち１第２
図のサイクル（２２）に入ると）、処理装置（３）はパ
イプライン制御装置（５）を通じ、処理装置（１）へ命
令取り出し番地の変更を要求する。
この時同時に命令無効化制御レジスタ〈１０）の設定値
に応じて処理装置（２）で実行中の命令の無効化制御を
行う。すなわち、当該処理装置に対応した命令無効化制
御レジスタが値１”をとる時当該処理装置で処理中の命
令を無効化（ノーオペレーション化）する。これにより
命令（１７〉による処理は一切無効となる。
に応じて処理装置（２）で実行中の命令の無効化制御を
行う。すなわち、当該処理装置に対応した命令無効化制
御レジスタが値１”をとる時当該処理装置で処理中の命
令を無効化（ノーオペレーション化）する。これにより
命令（１７〉による処理は一切無効となる。
一方、当該命令無効化制御レジスタが値“Ｏ“をとる時
、当該処理装置で処理中の命令は処理が続行され、第４
図に示される処理が行われる。
、当該処理装置で処理中の命令は処理が続行され、第４
図に示される処理が行われる。
このようにして、命令無効化制御レジスタの設定値によ
り遅延命令数を可変とする。
り遅延命令数を可変とする。
命令無効化制御レジスタは計算機の命令によって、ある
いは操作卓からの操作により変更可能とする。
いは操作卓からの操作により変更可能とする。
なお、上記実施例ではパイプラインの段数を４段とした
が、２段以上何段のバイブライン構成に対しても各処理
装置に対応した命令無効化制御レジスタを設けることに
より、上記実施例と同様の効果を奏する。
が、２段以上何段のバイブライン構成に対しても各処理
装置に対応した命令無効化制御レジスタを設けることに
より、上記実施例と同様の効果を奏する。
また、上記実施例ではパイプラインの第３段にて分岐先
番地の変更要求が出されるとしたが第２段以降のいずれ
にて変更要求が出される場合でも、上記実施例と同様の
効果を奏する。
番地の変更要求が出されるとしたが第２段以降のいずれ
にて変更要求が出される場合でも、上記実施例と同様の
効果を奏する。
また、命令無効化制御レジスタはプログラム状態語、制
御レジスタ、汎用レジスタ、主記憶の一部であってもよ
い。
御レジスタ、汎用レジスタ、主記憶の一部であってもよ
い。
また、上記実施例では命令無効化制御レジスタが値“１
”の時、命令処理の無効化が行われるようにしたが、
値“Ｏ”の時、命令処理の無効化を行い、値１゛°の時
、命令処理の無効化を行わないようにしてもよい。
”の時、命令処理の無効化が行われるようにしたが、
値“Ｏ”の時、命令処理の無効化を行い、値１゛°の時
、命令処理の無効化を行わないようにしてもよい。
［発明の効果］
この発明は以上説明したとおり、命令無効化制御レジス
タを設けて遅延分岐命令における遅延命令数を可変とな
るようにしたので、計算機構成に対して最適な遅延命令
数と、異なる遅延命令数を前提に作成されたソフトウェ
ア（目的プログラム〉との互換性との両立がはかれる効
果がある。
タを設けて遅延分岐命令における遅延命令数を可変とな
るようにしたので、計算機構成に対して最適な遅延命令
数と、異なる遅延命令数を前提に作成されたソフトウェ
ア（目的プログラム〉との互換性との両立がはかれる効
果がある。
第１図はこの発明の一実施例による計算機の構成ブロッ
ク図 第２図はこの発明の命令処理動作を説明する図、
第３図は従来のパイプライン計算機の一例の構成ブロッ
ク図、第４図は従来の計算機の命令処理動作を説明する
図である。 図において、（１〉〜（４〉・・・処理装置、（５）・
パイプライン制御装置ｆｆ、（１，０）・・・命令無効
化制御レジスタ、（１１）・・・アンド回路である。 なお 各図中同一符号は同−又は相当部分を示す。
ク図 第２図はこの発明の命令処理動作を説明する図、
第３図は従来のパイプライン計算機の一例の構成ブロッ
ク図、第４図は従来の計算機の命令処理動作を説明する
図である。 図において、（１〉〜（４〉・・・処理装置、（５）・
パイプライン制御装置ｆｆ、（１，０）・・・命令無効
化制御レジスタ、（１１）・・・アンド回路である。 なお 各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 複数の処理装置およびパイプライン制御装置から構成さ
れるパイプライン計算機において、処理装置で実行中の
命令の無効化を行う命令無効化制御手段を各処理装置に
対応して設け、前記命令無効化制御手段の設定値に応じ
て遅延命令数を可変とするようにしたことを特徴とする
命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166902A JP2641765B2 (ja) | 1989-06-30 | 1989-06-30 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166902A JP2641765B2 (ja) | 1989-06-30 | 1989-06-30 | 命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334025A true JPH0334025A (ja) | 1991-02-14 |
| JP2641765B2 JP2641765B2 (ja) | 1997-08-20 |
Family
ID=15839753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166902A Expired - Lifetime JP2641765B2 (ja) | 1989-06-30 | 1989-06-30 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641765B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7536534B2 (en) | 2003-02-27 | 2009-05-19 | Nec Electronics Corporation | Processor capable of being switched among a plurality of operating modes, and method of designing said processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183634A (ja) * | 1984-03-02 | 1985-09-19 | Hitachi Ltd | マイクロプログラム制御方式 |
| JPH0212429A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | ディレイド・ジャンプ対応機能付情報処理装置 |
-
1989
- 1989-06-30 JP JP1166902A patent/JP2641765B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183634A (ja) * | 1984-03-02 | 1985-09-19 | Hitachi Ltd | マイクロプログラム制御方式 |
| JPH0212429A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | ディレイド・ジャンプ対応機能付情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7536534B2 (en) | 2003-02-27 | 2009-05-19 | Nec Electronics Corporation | Processor capable of being switched among a plurality of operating modes, and method of designing said processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641765B2 (ja) | 1997-08-20 |
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