JPH0334084B2

JPH0334084B2 -

Info

Publication number: JPH0334084B2
Application number: JP19255984A
Authority: JP
Inventors: Hiromasa Yamaoka; Tadashi Okamoto; Juzaburo Iwasa; Kyoshi Miura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-17
Filing date: 1984-09-17
Publication date: 1991-05-21
Also published as: JPS6172303A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は論理シーケンス制御に係り、特にその
シーケンスの高速処理方法および装置に関する。

〔発明の背景〕汎用デイジタル計算機は語単位の処理をている
から、例えば同一語中の第１番目のビツトと第２
番目のビツトの論理和を演算するような場合は次
のように処理する。

対象となるデータ語を一旦レジスタに記憶し、
次にデータ語をシフトして第２番目とビツトを第
１番目のビツト位置に合わせた後に、先にレジス
タに記憶していた内容との論理和をとるという処
理が必要である。

また１ビツトごとにアドレス付けをし、演算は
１ビツトのアキユムレータで行なうように構成し
ている例もある。ところがこの方法では同時に処
理できるデータは１ビツトであつて、その処理速
度には自ずと限界がある。さらにシーケンス制御
で頻繁に発生するいわゆるカツコ演算（例えば出
力O1は入力I1とI2のORと入力I3とI4のORとの
AND、O1＝（I1＋I2）・（I3＋I4）にはスタツクメ
モリを用意するか、ワーキングメモリを用意する
必要があり処理が複雑になるとともに処理速度の
低下をもたらすおそれがある。さらにそれぞれの
ビツトに対応して専用processorを設けた場合に
ついては日本国特許出願公開公報特開昭55−
116141、特開昭54−124646などがある。

〔発明の目的〕

本発明の目的は計算機によるシーケンスプログ
ラム処理の高速化をはかることにある。

〔発明の概要〕

本発明はラダーシーケンス回路を構成するｉ列
ｊ行の構成要素のうちｉ列をあらかじめ定められ
た複数列ごとに分割し、分割された列について順
次行単位にビツト情報を１台の中央処理装置に並
列処理することに特徴がある。

具体例にはシーケンスラダー回路の並列処理に
おいてビツト情報の列間演算手段を設け、列間接
続演算をおこなうこと、シーケンスプログラムの
命令語の一部のビツトを列間接続の有無の識別ビ
ツトに割当ててプログラム命令語を構成するこ
と、である。そして中央処理装置を、入力データ
の任意のビツトの論理反転をおこなうことができ
る論理反転手段と、該反転された信号とアキユム
レータの内容とを入力して論理積演算をおこなう
論理積演算手段と、該論理積演算手段の出力信号
と記憶されているプログラムとオペコードの内容
により各隣接カラムビツト間の演算をおこなうビ
ツト情報の列間演算手段と、該演算結果をラツチ
するアキユムレータと、該アキユムレータの内容
を出力するドライバとから構成したことにある。

〔発明の実施例〕

はじめに第１図、第２図を用いてプログラマブ
ルシーケンスコントローラとラダーシーケンスの
概要を説明する。

第１図において１は中央処理装置、２はタイマ
装置、３はプロセス入出力装置（PI／Ｏ）を示
している。PI／Ｏは入力情報2000を取込むとと
もにプロセス側のアクチユエータ2001に操作信号
を出力する。そして中央処理装置１とのデータの
伝送はバス１００で行なうように構成されてい
る。

第２図はラダーシーケンスの例を示したもので
ある。I11、I12…等は入力を表わし、O1、O3…
等は出力を表わす。この様な表記法はプログラマ
ブルコントローラでは極く標準的なものであり、
入力はリレーの接点に、出力はリレーの励磁コイ
ルに、入出力間の接続はリレー間の配線に対応し
ている。また、入力の記号には斜線のあるものと
無いものの２種類あるが、斜線のあるものは、い
わゆるＢ接点、すなわち入力が“０”のとき導
通、入力が“１”のとき非導通となることを表わ
し、入力に斜線の無いものは、いわゆるＡ接点、
すなわち入力が“１”のとき導通、“０”のとき
非導通となることを表わしている。言葉を変えれ
ば、入力に斜線がある場合は、その入力の論理反
転をとるということになる。

第２図の例で具体的に説明すると、例えば出力
O1が“１”となる条件は、I11又はI21が導通し
かつ、I12、I02共導通となるときであり、I11、
I12はＡ接点、I21、I02はＢ接点であるから、論
理式では O1＝（I11＋21）・I12・02 と表わすことができる。

同様にして、出力O3、O5、O6は O3＝I30・35＋41・I03 O5＝I56・42＋I53 O6＝I43・（I44＋46）＋I49 と表わすことができる。

上記から判るように、ラダーシーケンスは論理
関数を電気の流れによつて表わすものであり、論
理を直感としてとらえ易いという長所があり、シ
ーケンス制御分野では広く一般に用いられてい
る。

本発明は、上記のようなラダーシーケンスをラ
ダーの各要素と１対１に対応したプログラムによ
り、ラダーの複数列を１ブロツクとして、各ブロ
ツクの上の段から順に実行するものである。

すなわち第２図に示すようなラダーシーケンス
回路の複数列の並列処理をおこない、処理速度の
向上をはかることのできるシーケンス制御用中央
処理装置を構成することが本発明の特徴である。

以下の実施例では簡単のため、４列のラダーを
並列実行させる場合を説明する。

第３図は本発明の一実施例であるプログラマブ
ルコントローラの中央処理装置１の構成を示す。

クロツク発生部１４から発生されたクロツク信
号２０６はプログラムカウンタ１３の更新、アキ
ユムレータ１１４のラツチパルス信号および入出
力バスのタイミング信号１０４として用いられ
る。タイミングの詳細は後程述べることとして、
以下制御の流れを説明する。プログラムカウンタ
１３はプログラムメモリ１２のアドレス２０１を
与えるカウンタであり、１つの演算ステツプ毎に
＋１される。プログラメモリ１２は実行すべきラ
ダーシーケンスと情報をプログラムとして記憶し
ておく部分であり、本実施例の場合は16ビツトの
データ幅を有する。

ここで、第４図Ａ〜Ｃを用いてプログラムメモ
リ１２の各ビツトの意味を説明しておく。

第４図Ａに示すように本実施例では命令はコン
トロール部（CTL）、第１オペコード部（OP1）、
第２オペコード部（OP2）およびIOアドレス部
（IOADDR）の４つの部分から構成されている。
各部分の意味は次の通りである。

CTL部：P0、P1の２ビツトより成る。

P0はシーケンススタートを示すビツトであ
る、シーケンスの開始すなわちラダーシーケン
スの電源母戦の部分に対応している。

P1は入出力の転送方向を制御するビツトで
あり、リレー接点を取り込む場合は“０”、リ
レーコイルに出力する場合は“１”とする。

OP1部：P2〜P5の４ビツトより成る。

P2〜P5はラダーシーケンスの入力接点がＡ
接点かＢ接点かを示すビツトであり、Ｂ接点の
場合は“１“とする。該当入力が無い場合には
この例ではＡ接点入力とみなし、“０”とする。

OP2部：P6〜P8の３ビツトより成る。

P6〜P8はラダーシーケンスの“OR接続”の
有無を示すビツトであり、OR接続が有る場合
（すなわちshort barあり）“１”とする。

IOADDR部：P9〜P15の７ビツトよりなる。

P9〜P15は接点の入力番地およびコイルの出
力番地を示すビツトであり、第１図におけるタ
イマ装置２やプロセス入出力装置３のアドレス
を示す。

第２図の例について４カラムすなわちcol.1〜
col.4の並列処理とし、プログラムステツプａ、
ａ＋１、ａ＋２、ａ＋３と、ａ＋４、ａ＋５、ａ
＋６、ａ＋７の２つのグループの直列処理とした
例を第４図Ｃに示す。第４図Ｂは16ビツトで命令
語一語を構成したときのプログラムステツプａ〜
ａ＋４までのビツト構成の例を示している。第４
図ｄは、第４図ｂの入出力アドレス部P9〜P15と
第４図ｃの各入出力点（I₁₁、I₂₁、…）との対応
を示したものである。すなわち第４図Ｃは第２図
とラダーシーケンスを４列毎のブロツクに分割し
たものである。各ブロツク内を図のように４段に
分けてプログラムステツプａ、ａ＋１、……、ａ
＋７としその情報をプログラムとしてビツトパタ
ーンに変更したのが第４図Ｂである。例えば、ス
テツプａでは、シーケンスの開始であるからP0
＝“１“であり、データは入力方向であるためP1
＝“０“である。また接点I11、I21、I30、I41は
各々P2（col.1）、P3（col.2）、P4（col.3）、P5
（col.4）に対応し、I21とI41がＢ接点であるため
P3、P5＝“１“となつている。さらに、I11とI21
の間は“OR接続”されているためP6⇒“１“と
し、I21とI30の間、I30とI41の間に“OR接続”
（short bar）は無いためP7、P8⇒“０“となつて
いる。

また、第４図Ｂは接点I11、I21、I30、I41、…
についてP_12〜15の４ビツトのアドレスとして割当
てた場合を示している。第４図ｄに示すように
I₁₁はIo ADDR0000001と第１点目、I₂₁は同じIo
ADDRの第２点目、I₃₀は同じIo ADDRと第４点
目、I₄₁は同じIo ADDRの第４点目に割振つてい
る。

ここで、I₁₁、I₂₁、I₃₀、I₄₀、…、o₁、o₃、…等
の入出力点の番号は、ラダーシーケンスのプログ
ラム作成時プログラミングを行う者が適宜番号付
けするものであつて、物理的なIoADDRとは直
接関係はない。本実施例ではこれらの関係が第４
図ｄの通り定まつているものと仮定して説明を行
う。（これらの関係付けの一例は他の実施例にて
説明する。）ここで第３図にもどつて動作説明をおこなう。
入力反転部１１１は入力データ２２５のうちプロ
グラメモリ１２の出力信号すなわちP_2〜5の値が
“１”であればそれに対応するデータの論理反転
をおこなう。

入力反転部１１１の週力２２０のアキユムレー
タの内容２２３は論理演算器１１７により論理積
がとられる。但し、シーケンスの開始部ではプロ
グラムメモリ１２の出力P0によりアキユムレー
タ出力を強制的に“１“とし論理演算器出力２２
１を入力２２０と同一の値とさせる。ビツト間演
算器１１３はプログラムメモリP6〜P8が“１”
の場合、対応する隣接ビツト間の論理和がとられ
その出力２２２のアキユムレータ１１４にクロツ
クパルス２０６と共にラツチされる。命令が出力
命令のときは、アキユムレータ１１４の内容２２
３は出力ゲート１１５を介して出力信号２２４と
してデータバス１０２Ｄに出力される。

以上、各部の制御の流れを説明した。次に、第
５図のタイムチヤートに従つて、本実施例がラダ
ーシーケンス通りの演算を行うことを示す。

T1：プログラムステツプａの命令を実行する。
データ出力ビツトP1＝“０”故IOアドレスP9〜
P15の内容（I11、I21、I30、I41）が入力デー
タ２２５として取り込まれる。

入力反転ビツトP2〜P5＝（０、１、０、１）
であるから入力反転部１１１の出力データ２２
０は（I11、21、I30、41）となる。

さらに、スタートビツトP0＝“１”故アキユ
ムレータ出力２２３は（１、１、１、１）とな
り、論理演算器１１７の出力２２１は（I11、
I21、I30、41）となる。

ビツト間演算ビツトP6〜P8＝（１、０、０）
であるため、ビツト間演算器１１３の出力２２
２は（I11＋21、I11＋21、I30、41）となる。

この値は次のクロツクの立上がりに同期して
アキユムレータ１１４に保持される。

T2：プログラムステツプａ＋１の命令を実行す
る。データ出力ビツトP1＝“０“故IOアドレス
P9〜P15の内容（I12、“０“、I35、I03）が入力
データとして取り込まれる。

入力反転ビツトP2〜P5＝（０、０、１、０）
であるから入力反転部１１１の出力データ２２
０は（I12、“０“、35、I03）となる。

さらに、スタートビツトP0＝“１”故アキユ
ムレータ出力２２３は前回値を保持しており
（I11＋21、I11＋21、I30、41）であり、論理
積演算器１１７の出力２２１は（I12（I11＋
I21）、“０”、35・I30、I03・41）となる。

ビツト間演算ビツトP6〜P8＝（０、０、１）
であるため、ビツト間演算器１１３の出力２２
２は（I12・（I11＋21）、“０”、35・I30＋
I03・41、35・I30＋I03・41）となる。

この値は次のクロツクの立上がりの同期して
アキユムレータ１１４に保持される。

T3：プログラムステツプａ＋２の命令を実行す
る。T2の場合と同様に考えるとビツト間演算
器１１３の出力２２２は（02・I12・（I11＋
I21）、“０”、（35・I30＋I03・41）、“０”）
と
なる。

この値は次のクロツクの立上がり同期してア
キユムレータ１１４に保持される。

T4：プログラムステツプａ＋３の命令を実行す
る。データ出力ビツトP1＝“１”故IOアドレス
P9〜P15にアキユムレータ１１４の値が出力さ
れる。

以上はプログラムステツプａ〜ａ＋３ステツプ
の処理である。これは第４図Ｃの左半分のラダー
回路の処理で、これに続くステツプも同様であ
る。

次に第３図の各部の構成要素について説明す
る。第６図は入力反転部１１１の回路構成例を示
す。排他論理和ゲート５００〜５０３により構成
され、入力データ信号２２５と入力反転ビツト
P_2〜5との排他論理和がとられる。

第７図は論理積演算器１１７の構成であり、オ
ープンコレクタ系のNANDゲート５１０〜５１
３により構成されており、出力は電位のプルアツ
プ抵抗５１４〜５１７を介してプルアツプされて
いる。VCCはコレクタ電圧である。

第８図Ａはビツト間演算器１１３の構成例であ
り、トランスフアーゲート５２０〜５２２と反転
ゲート５２３〜５２６により構成されている。ト
ランスフアーゲート５２０〜５２２のコントロー
ルは各々P6〜P8の信号により行われ、P6〜P8が
“１”となるとアナログスイツチは導通するよう
に構成されている。この働きにより、ビツト間の
ワイヤードオア論理が成立し、所定の演算を行う
ことができる。

第８図Ｂにトランスフアゲートの構成例を示
す。これはFETを用いた場合の例である。

第９図はアキユムレータ１１４の構成例であ
り、エツジトリガー型のフリツプフロツプ５３０
と論理和ゲート５３１〜５３４から構成されてい
る。データ２２２はクロツク２０６の立上がりで
ラツチされ論理和ゲート５３１〜５３４に出力さ
れる。スタートビツトP0が“１”のときは論理
和ゲート５３１〜５３４に依り出力２２３はオー
ル“１”となる。スタートビツトP0が“０”の
ときはフリツプフロツプ５３０の出力がそのまま
出力２２３として現れる。

以上述べた実施例によると、ラダーシーケンス
を並列的に実行することができるので処理速度を
向上させる効果がある。

例えばｎビツトの演算器を用いた場合、ｉ列ｊ
行のシーケンスラダー回路を実行するに要する処
理時間はｎ列ごとに分割すればよいから〔ｊ×
（ｉ／ｎ）〕ステツプとなる。

一般にはｉ列ｊ行のラダーの全てに構成要素が
存在するわけではない。いまその1/2の数の入出
力要素で構成されているとすれば、平均的な１点
当りの実行速度は Ts×ｊ×（ｉ／ｎ）／（ｊ×ｉ／２）となる。ただしTsは本演算器の１ステツプ当り
の処理速度である。

いまｎ＝16、Ts＝１（μsec）、ｉ＝512、ｊ＝８
でその構成要素が約1/2とすると１点当りの処理
速度は１×８×〔512／16〕／〔８×512／２）＝
0.125μsecとなり、ビツト毎の直列処理に比較し
て約８倍の高速化がはかれる。

ハードウエア構成を考えても規則的に構成する
ことができるからLSI化にも好適である。また、
システムエンジニヤが作成するシーケンスラダー
情報と１対１に対応したイメージでプログラムを
作成することができるので、シーケンスプログラ
ムの保守がしやすいという効果もある。

第１０図Ａ，Ｂは本発明の他の実施例を示す。
第３図と異なる点はシーケンススタート信号P₀
とデータ出力信号P₁をプログラムメモリ１２か
らではなくプログラムカウンタ１３から作成する
点である。

これは、シーケンススタートから演算出力まで
のステツプ数を固定化する代りに、メモリのビツ
ト幅を２ビツト削減したものである。本例では、
４ステツプおきにシーケンススタートがくり返さ
れる場合の例を示している。制御部１５は2to4デ
コーダで実現できる。

さらに、2ⁿステツプおきにシーケンススタート
がくり返される場合はプログラムカウンタの下位
ｎビツトがオール“０”のときP0＝“１”、下位
ｎビツトがオール“１”のときP1＝“１”とする
ような論理を組めば良い。

このようにすることにより、プログラムメモリ
容量を削減できる。

第１１図はさらに本発明の他の実施例で、前記
他の実施例と異なる点はデータメモリ１６、入出
力制御部１７、入出力管理テーブル１８が追加さ
れた点である。演算部１１は、第３図の１１１，
１１７，１１３，１１４、および１１５を１つの
ブロツク１１として示したものである。

第１２図は入出力制御部１７の内部構成例を示
す。入出力制御部１７は入出力管理テーブル１８
の内容に基づいて、データメモリ１６の内容をバ
ス１０１，１０２を介してプロセス入出力に転送
したり、プロセス入出力の内容をデータメモリに
転送し、プロセス入出力のビツト位置とラダーシ
ーケンス上の入出力のビツト位置を論理的に切離
し、プログラミングの自由度を高めるものであ
る。

第１３図Ａは第１２図の例に対応した入出力管
理テーブル１８の内容を第１３図Ｂはデータメモ
リ１６の内容を示す。

この方式をとることにより、入出力の変更がお
きたときでも入出力管理テーブルのみの変更です
みシステム拡張が容易になる。

〔発明の効果〕

本発明によればシーケンス論理演算を高速にお
こなうことができる。

【図面の簡単な説明】

第１図は本願発明のシーケンス制御の全体構成
図、第２図はリレーシーケンスラダー回路の説明
図を、第３図は本願発明に係るシーケンス制御用
中央処理装置の実施例を、第４図Ａは命令の構成
を、第４図Ｂは第２図のシーケンスラダー回路の
処理プログラムの例を、第４図Ｃは第２図のシー
ケンスラダー回路を４列ごとに２つに分割した例
を、第４図Ｄは、IO ADDRと接点の入出力番地
の関係を、第５図は第４図Ｃの処理の流れを示す
タイムチヤートを、第６図は入力反転部の回転構
成例を、第７図は論理積演算器の構成例を、第８
図Ａはビツト間演算器の回路構成の例を、第８図
Ｂはトランスフアゲートの回路構成例を、第９図
はアキユムレータの回路構成例を、第１０図Ａは
本発明の他の実施例を、第１０図Ｂはその制御部
の構成例を、第１１図は本発明のさらに他の実施
例を、第１２図は入出力制御部の構成例を、第１
３図Ａは第１２図の例に対応した入出力管理テー
ブル１８の内容を、第１３図Ｂはデータメモリ１
６の内容の例を、それぞれ示す。１……処理装置、２……タイマ、３……プロセ
ス入出力装置、１２……プログラムメモリ、１３
……プログラムカウンタ。

Claims

【特許請求の範囲】１ｉ列、ｊ行の構成要素から成るラダーシーケ
ンス回路のシーケンス論理演算制御方法におい
て、該ｉ列を予め定めた複数の列を含む列グループ
に分割し、該分割された列グループ毎に、１行単
位で、シーケンスの開始にあたりリレー接点情報
を入力するか否かを示す入力ビツトとシーケンス
の終了にあたり演算結果を出力するか否かを示す
出力ビツトから成るコントロール部と、当該行の入力接点がＡ接点かＢ接点かを示す接
点ビツトから成る第１オペコード部と、当該行における隣接列間の接続の有無を示す接
続ビツトから成る第２オペコード部と、接点の入力番地及びコイルの出力番地を示す入
出力アドレス部とを有するプログラムを記憶装置
に記憶し、該分割された列グループ毎に、１行単位で上記
プログラムの入力ビツトを読みだしてその内容に
応じて、該第１オペコードにしたがつて入力信号
のビツトを反転した信号を作成し、この反転信号
とアキユームレータに格納されている前回の上記
ラダーシーケンス回路における演算結果容との論
理積演算を行い、該論理積演算された信号と上記
プログラムの第２オペコードとの論理和演算を行
い、その結果を上記プログラムのコントロール部
の出力ビツトが演算結果を出力することを示すも
のとなるまで、上記アキユームレータにラツチ
し、上記出力ビツトが演算結果を出力することを
示すものとなつた場合に、上記アキユムレータの
内容を上記ラダーシーケンス回路の演算結果とし
て出力することを特徴とするシーケンス論理演算
制御方法。