JPH0334151B2 - - Google Patents
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- JPH0334151B2 JPH0334151B2 JP60034164A JP3416485A JPH0334151B2 JP H0334151 B2 JPH0334151 B2 JP H0334151B2 JP 60034164 A JP60034164 A JP 60034164A JP 3416485 A JP3416485 A JP 3416485A JP H0334151 B2 JPH0334151 B2 JP H0334151B2
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Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、半導体メモリ装置のワード線上のカ
ツプリングノイズの低減を図るため、ワード線立
上げ時にクランプ機能を強制的に解除できるワー
ド線の近端、遠端を問わず接続可能なワード線ク
ランプ回路で、クランプ制御用クロツクφCでオ
ン、オフするMOSトランジスタをワード線クラ
ンプ回路に設けたものである。
ツプリングノイズの低減を図るため、ワード線立
上げ時にクランプ機能を強制的に解除できるワー
ド線の近端、遠端を問わず接続可能なワード線ク
ランプ回路で、クランプ制御用クロツクφCでオ
ン、オフするMOSトランジスタをワード線クラ
ンプ回路に設けたものである。
本発明は半導体メモリ装置に関し、ワード線の
近端、遠端を問わず接続可能なワード線クランプ
回路に関するものである。
近端、遠端を問わず接続可能なワード線クランプ
回路に関するものである。
従来のこの種の回路を含む半導体メモリ装置
は、例えば第４図のように構成されていた。ここ
で、１が従来のワード線クランプ回路、２がワー
ド線駆動クロツク（φW）発生回路、３，３′はデ
コーダ出力で３が“Ｈ”，３′が“Ｌ”、即ち非選
択状態であり、４が選択ワード線、４′が非選択
ワード線、５がメモリセルを示している。
は、例えば第４図のように構成されていた。ここ
で、１が従来のワード線クランプ回路、２がワー
ド線駆動クロツク（φW）発生回路、３，３′はデ
コーダ出力で３が“Ｈ”，３′が“Ｌ”、即ち非選
択状態であり、４が選択ワード線、４′が非選択
ワード線、５がメモリセルを示している。
従来のクランプ回路の動作は次のようである。
待機時においては、クロツクφPによりノードN2，
N2′がプリチヤージされ、トランジスタQ1，
Q1′がオン状態になりワード線４，４′を接地電位
にクランプする。アクテイブ時においては、ワー
ド線駆動クロツクφWが活性化されたときに、選
択ワード線４に接続されているクランプ回路で
は、トランジスタQ4とQ1のオン抵抗比に依存し
たノードN1の電位上昇によりトランジスタQ2が
オン状態となるので、ノードN2の電荷引抜きに
よりトランジスタQ1がオフ状態となりクランプ
が解除される。一方、非選択ワード線４′に接続
しているクランプ回路では、ノードN1′は“Ｌ”
レベルのままであるので非選択ワード線は接地電
位にクランプされたままの状態を保持することが
できる。
待機時においては、クロツクφPによりノードN2，
N2′がプリチヤージされ、トランジスタQ1，
Q1′がオン状態になりワード線４，４′を接地電位
にクランプする。アクテイブ時においては、ワー
ド線駆動クロツクφWが活性化されたときに、選
択ワード線４に接続されているクランプ回路で
は、トランジスタQ4とQ1のオン抵抗比に依存し
たノードN1の電位上昇によりトランジスタQ2が
オン状態となるので、ノードN2の電荷引抜きに
よりトランジスタQ1がオフ状態となりクランプ
が解除される。一方、非選択ワード線４′に接続
しているクランプ回路では、ノードN1′は“Ｌ”
レベルのままであるので非選択ワード線は接地電
位にクランプされたままの状態を保持することが
できる。
以上説明したように、従来のワード線クランプ
回路は、ワード線の近端、即ちワードドライバの
トランジスタQ4，Q4′側に接続させることによ
り、非選択ワード線４′の電位の浮きを防止する
ものであつた。しかしながら、非選択ワード線
４′に誘起されるビツト線からのカツプリングノ
イズはメモリの高集積化に伴い大きくなる傾向に
ある。これは、ワード線とビツト線が重なる面積
割合の増加に加え、ワード線長が長くなることに
よるワード線時定数の増大による。特に、動作時
のビツト線電位振幅を半減させ、今後の高集積メ
モリへの採用が予想される1/2VCCプリチヤージ
方式では、センス回路動作時に半分のビツト線電
位が1/2VCCからVCCへ同時に変化するので、セン
ス回路動作時にワード線に誘起されるカツプリン
グノイズにより、非選択ワード線に接続している
メモリセルでビツト誤りが生じる可能性が強い。
回路は、ワード線の近端、即ちワードドライバの
トランジスタQ4，Q4′側に接続させることによ
り、非選択ワード線４′の電位の浮きを防止する
ものであつた。しかしながら、非選択ワード線
４′に誘起されるビツト線からのカツプリングノ
イズはメモリの高集積化に伴い大きくなる傾向に
ある。これは、ワード線とビツト線が重なる面積
割合の増加に加え、ワード線長が長くなることに
よるワード線時定数の増大による。特に、動作時
のビツト線電位振幅を半減させ、今後の高集積メ
モリへの採用が予想される1/2VCCプリチヤージ
方式では、センス回路動作時に半分のビツト線電
位が1/2VCCからVCCへ同時に変化するので、セン
ス回路動作時にワード線に誘起されるカツプリン
グノイズにより、非選択ワード線に接続している
メモリセルでビツト誤りが生じる可能性が強い。
以上のことから、今後の高集積メモリでは、ワ
ード線クランプ回路をワード線の近端のみなら
ず、少くともワード線の遠端に、できればワード
線上のいくつかの箇所に分散して接続しなければ
ならなくなる。しかしながら、従来のクランプ回
路１をそのままワード線の遠端に接続させると、
ワード線選択時にこのクランプ機能を解除するの
が大変難しい。なぜならば、ワード線駆動クロツ
クφWが活性化されても、ワード線自身の抵抗に
より、選択ワード線の遠端に接続されたクランプ
回路のノードN1の電位はほとんど上昇せず、こ
のクランプ回路のフリツプフロツプを反転させる
ことができないか、あるいは反転できてもかなり
の時間がかかり、メモリのアクセスタイムを著し
く長くさせるからである。
ード線クランプ回路をワード線の近端のみなら
ず、少くともワード線の遠端に、できればワード
線上のいくつかの箇所に分散して接続しなければ
ならなくなる。しかしながら、従来のクランプ回
路１をそのままワード線の遠端に接続させると、
ワード線選択時にこのクランプ機能を解除するの
が大変難しい。なぜならば、ワード線駆動クロツ
クφWが活性化されても、ワード線自身の抵抗に
より、選択ワード線の遠端に接続されたクランプ
回路のノードN1の電位はほとんど上昇せず、こ
のクランプ回路のフリツプフロツプを反転させる
ことができないか、あるいは反転できてもかなり
の時間がかかり、メモリのアクセスタイムを著し
く長くさせるからである。
従つて、従来構成では、ワード線の遠端にはワ
ード線クランプ回路を接続させることができず、
今後の高集積メモリでのワード線カツプリングノ
イズの増大による誤動作を防止できなくなるとい
う欠点があつた。
ード線クランプ回路を接続させることができず、
今後の高集積メモリでのワード線カツプリングノ
イズの増大による誤動作を防止できなくなるとい
う欠点があつた。
本願の第１および第２の発明は、ともに従来の
欠点を除去するため、ワード線立上げ時にクラン
プ機能を強制的に解除できるワード線クランプ回
路で、第１の発明、第２の発明とも第１，第２お
よび第３のMOSトランジスタと、第１の電源
（VCC）に接続したプリチヤージ回路を備え、第
１の発明は、第１のMOSトランジスタのドレイ
ンを第２のMOSトランジスタのソースに接続し、
第２のMOSトランジスタのドレインを第３の
MOSトランジスタのゲートおよびワード線に接
続し、第１および第３のMOSトランジスタのソ
ースを共に第２の電源（地気）に接続し、第３の
MOSトランジスタのドレインを第１の電源
（VCC）に接続したプリチヤージ回路に接続し、
第３のMOSトランジスタのドレインを第２の
MOSトランジスタのゲートに接続し、第１の
MOSトランジスタのゲートに、ワード線立上げ
時に第１のMOSトランジスタを非導通状態とす
るクロツク信号を印加する構成とし、また第２の
発明は、第１のMOSトランジスタのドレインを
第３のMOSトランジスタのゲートおよびワード
線に接続し、第１および第３のMOSトランジス
タのソースを共に第２の電源（地気）に接続し、
第３のMOSトランジスタのドレインを第１の電
源（VCC）に接続したプリチヤージ回路および第
２のMOSトランジスタのゲートに接続し、第２
のMOSトランジスタのソースに、ワード線立上
げ時に第２のMOSトランジスタを非導通状態と
するクロツク信号を印加する構成としている。
欠点を除去するため、ワード線立上げ時にクラン
プ機能を強制的に解除できるワード線クランプ回
路で、第１の発明、第２の発明とも第１，第２お
よび第３のMOSトランジスタと、第１の電源
（VCC）に接続したプリチヤージ回路を備え、第
１の発明は、第１のMOSトランジスタのドレイ
ンを第２のMOSトランジスタのソースに接続し、
第２のMOSトランジスタのドレインを第３の
MOSトランジスタのゲートおよびワード線に接
続し、第１および第３のMOSトランジスタのソ
ースを共に第２の電源（地気）に接続し、第３の
MOSトランジスタのドレインを第１の電源
（VCC）に接続したプリチヤージ回路に接続し、
第３のMOSトランジスタのドレインを第２の
MOSトランジスタのゲートに接続し、第１の
MOSトランジスタのゲートに、ワード線立上げ
時に第１のMOSトランジスタを非導通状態とす
るクロツク信号を印加する構成とし、また第２の
発明は、第１のMOSトランジスタのドレインを
第３のMOSトランジスタのゲートおよびワード
線に接続し、第１および第３のMOSトランジス
タのソースを共に第２の電源（地気）に接続し、
第３のMOSトランジスタのドレインを第１の電
源（VCC）に接続したプリチヤージ回路および第
２のMOSトランジスタのゲートに接続し、第２
のMOSトランジスタのソースに、ワード線立上
げ時に第２のMOSトランジスタを非導通状態と
するクロツク信号を印加する構成としている。
本発明の１および２のワード線クランプ回路
は、ともにワード線立上げ時に一時的にクランプ
機能を解除することができるので、ワード線の近
端、遠端を問わずどこにでも接続することがで
き、選択ワード線の立上がり時にも何ら支障を与
えることなく、ワード線にカツプリングノイズが
誘起されやすい全期間についてワード線の浮きを
防ぐことができる。以下図面により詳細に説明す
る。
は、ともにワード線立上げ時に一時的にクランプ
機能を解除することができるので、ワード線の近
端、遠端を問わずどこにでも接続することがで
き、選択ワード線の立上がり時にも何ら支障を与
えることなく、ワード線にカツプリングノイズが
誘起されやすい全期間についてワード線の浮きを
防ぐことができる。以下図面により詳細に説明す
る。
第１図は、本発明の実施例１を含む半導体メモ
リ装置の構成例であり、従来のワード線クランプ
回路１を接続したワード線４，４′の遠端に、６
で示す本発明のワード線クランプ回路を接続して
いる。本発明のワード線クランプ回路６は、従来
のワード線クランプ回路１と比較し、クランプ制
御用クロツクφCでオン・オフするMOSトランジ
スタQ8（Q8′）が付加されている。
リ装置の構成例であり、従来のワード線クランプ
回路１を接続したワード線４，４′の遠端に、６
で示す本発明のワード線クランプ回路を接続して
いる。本発明のワード線クランプ回路６は、従来
のワード線クランプ回路１と比較し、クランプ制
御用クロツクφCでオン・オフするMOSトランジ
スタQ8（Q8′）が付加されている。
すなわち本発明のワード線クランプ回路６は、
第１の電源（VCC）に接続されたMOSトランジス
タQ7からなるプリチヤージ回路と、第１のMOS
トランジスタQ8（Q8′）、第２のMOSトランジスタ
Q5（Q5′）および第３のMOSトランジスタQ6（Q6′）
を備えて構成されている。
第１の電源（VCC）に接続されたMOSトランジス
タQ7からなるプリチヤージ回路と、第１のMOS
トランジスタQ8（Q8′）、第２のMOSトランジスタ
Q5（Q5′）および第３のMOSトランジスタQ6（Q6′）
を備えて構成されている。
第２図はワード線クランプ回路のプリチヤージ
用クロツクφP，クランプ制御用クロツクφC，お
よびワード線駆動クロツクφWの信号波形を示し
ている。この第２図の波形を用い、第１図に示す
実施例(1)の動作を、先に説明したと同様に４を選
択ワード線、４′を非選択ワード線として以下に
説明する。待機時では、プリチヤージ用クロツク
φPにより、ノードN2，N2′，N4，N4′がプリチヤ
ージされる。従つて、クランプ制御用クロツク
φCを“Ｈ”状態に保持することにより、ワード
線の遠端のノードN3，N3′は、近端と同様に
“Ｌ”状態にクランプされる。一方、アクテイブ
時では、ワード線が駆動される前に、クランプ制
御用クロツクφCを“Ｌ”状態に変化させ、トラ
ンジスタQ8，Q8′をオフにすることにより、クラ
ンプ回路６のクランプ機能、即ちワード線の遠端
のクランプ機能を一時的に解除させる。次に、ワ
ード線駆動クロツクφWが立上り、選択ワード線
４の近端ノードN1の電位がトランジスタQ4とQ1
のオン抵抗比に従い上昇し、このワード線に接続
してているワード線クランプ回路１を反転させ、
クランプ機能を解除させる。このとき、選択ワー
ド線４の遠端ノードN3の電位も、トランジスタ
Q3がオフであるので上昇し、トランジスタQ6を
オン状態に変化させ、ノードN4の電荷を引抜く
ので、トランジスタQ5はオフ状態となる。これ
に対し非選択ワード線４′においては、近端ノー
ドN1′はクランプ回路１で接地レベルにクランプ
されたままであるが、遠端ノードN3′はトランジ
スタQ8′がオフ状態であるので遠端ではクランプ
されていない。しかしながらこのときの非クラン
プ状態は、ワード線に誘起されるカツプリングノ
イズがほとんどないときなので問題ない。次に、
ワード線が立上がつた後、クランプ制御用クロツ
クφCを再び“Ｈ”状態に変化させると、トラン
ジスタQ8，Q8′が再びオン状態となる。従つて非
選択ワード線４′の遠端N3′の電位は、トランジ
スタQ5′がオン状態のままであるので再度接地レ
ベルにクランプされる。
用クロツクφP，クランプ制御用クロツクφC，お
よびワード線駆動クロツクφWの信号波形を示し
ている。この第２図の波形を用い、第１図に示す
実施例(1)の動作を、先に説明したと同様に４を選
択ワード線、４′を非選択ワード線として以下に
説明する。待機時では、プリチヤージ用クロツク
φPにより、ノードN2，N2′，N4，N4′がプリチヤ
ージされる。従つて、クランプ制御用クロツク
φCを“Ｈ”状態に保持することにより、ワード
線の遠端のノードN3，N3′は、近端と同様に
“Ｌ”状態にクランプされる。一方、アクテイブ
時では、ワード線が駆動される前に、クランプ制
御用クロツクφCを“Ｌ”状態に変化させ、トラ
ンジスタQ8，Q8′をオフにすることにより、クラ
ンプ回路６のクランプ機能、即ちワード線の遠端
のクランプ機能を一時的に解除させる。次に、ワ
ード線駆動クロツクφWが立上り、選択ワード線
４の近端ノードN1の電位がトランジスタQ4とQ1
のオン抵抗比に従い上昇し、このワード線に接続
してているワード線クランプ回路１を反転させ、
クランプ機能を解除させる。このとき、選択ワー
ド線４の遠端ノードN3の電位も、トランジスタ
Q3がオフであるので上昇し、トランジスタQ6を
オン状態に変化させ、ノードN4の電荷を引抜く
ので、トランジスタQ5はオフ状態となる。これ
に対し非選択ワード線４′においては、近端ノー
ドN1′はクランプ回路１で接地レベルにクランプ
されたままであるが、遠端ノードN3′はトランジ
スタQ8′がオフ状態であるので遠端ではクランプ
されていない。しかしながらこのときの非クラン
プ状態は、ワード線に誘起されるカツプリングノ
イズがほとんどないときなので問題ない。次に、
ワード線が立上がつた後、クランプ制御用クロツ
クφCを再び“Ｈ”状態に変化させると、トラン
ジスタQ8，Q8′が再びオン状態となる。従つて非
選択ワード線４′の遠端N3′の電位は、トランジ
スタQ5′がオン状態のままであるので再度接地レ
ベルにクランプされる。
なお第１図では、第１のトランジスタである
Q8のゲートにクランプ制御用クロツクφCを入力
し、第２のトランジスタであるQ5のゲートにノ
ードN4を接続した構成について説明したが、第
１のトランジスタであるQ3のゲートにノードN4
を接続し、第２のトランジスタであるQ5のゲー
トにクランプ制御用クロツクφCを入力した構成、
すなわち第５図に示す構成でも同様のクランプ機
能をもたせることができることは明らかである。
Q8のゲートにクランプ制御用クロツクφCを入力
し、第２のトランジスタであるQ5のゲートにノ
ードN4を接続した構成について説明したが、第
１のトランジスタであるQ3のゲートにノードN4
を接続し、第２のトランジスタであるQ5のゲー
トにクランプ制御用クロツクφCを入力した構成、
すなわち第５図に示す構成でも同様のクランプ機
能をもたせることができることは明らかである。
以上述べたように、ワード線が駆動されるとき
にのみクランプ回路６のクランプ機能が解除され
るので、このクランプ回路６をワード線遠端に接
続しても、選択ワード線の立上りには何ら支障を
きたさない。従つて、このクランプ回路６をワー
ド線の遠端のみならず、ワード線上のいくつかの
箇所に設けても、選択ワード線を従来どおりに立
上げることができ、かつワード線立上げ時以外の
期間においては、常にクランプ回路６の接続箇所
で非選択ワード線の浮きを防ぐことができる。な
お、ワード線の近端に接続しているクランプ回路
１の代わりに、クランプ回路６をこの近端に接続
することも、当然のことながら可能である。
にのみクランプ回路６のクランプ機能が解除され
るので、このクランプ回路６をワード線遠端に接
続しても、選択ワード線の立上りには何ら支障を
きたさない。従つて、このクランプ回路６をワー
ド線の遠端のみならず、ワード線上のいくつかの
箇所に設けても、選択ワード線を従来どおりに立
上げることができ、かつワード線立上げ時以外の
期間においては、常にクランプ回路６の接続箇所
で非選択ワード線の浮きを防ぐことができる。な
お、ワード線の近端に接続しているクランプ回路
１の代わりに、クランプ回路６をこの近端に接続
することも、当然のことながら可能である。
次に、本発明であるワード線クランプ回路の他
の実施例(2)を第３図に示す。同図中に示すワード
線駆動クロツクφW，クランプ制御用クロツクφC，
プリチヤージ用クロツクφPの信号波形は、第２
図と同様である。本実施例(2)では、各トランジス
タQ9，Q10，Q11，Q12，Q′9，Q10′，Q11′，Q12′が
それぞれ実施例(1)のQ8，Q6，Q7，Q5，Q8′，Q6′，
Q7′，Q5′に対応する。第３図において、ワード線
上にドレインが接続しているトランジスタQ9の
導通状態をクロツクφCにより制御することによ
り、ワード線立上げ時の一時的なクランプ機能の
解除を行つている。従つて、選択ワード線に本回
路が接続された場合には、ノードN5の電位上昇
によりノードN6の電荷の引抜きが行われ、トラ
ンジスタQ12がオフ状態となり、その後のクラン
プ制御用クロツクφCの立上がりに対してもトラ
ンジスタQ9はオフ状態を保つ。一方非選択ワー
ド線に接続された本回路では、ワード線立上げ時
以外の全期間においてワード線の接地レベルへの
クランプを保持する。
の実施例(2)を第３図に示す。同図中に示すワード
線駆動クロツクφW，クランプ制御用クロツクφC，
プリチヤージ用クロツクφPの信号波形は、第２
図と同様である。本実施例(2)では、各トランジス
タQ9，Q10，Q11，Q12，Q′9，Q10′，Q11′，Q12′が
それぞれ実施例(1)のQ8，Q6，Q7，Q5，Q8′，Q6′，
Q7′，Q5′に対応する。第３図において、ワード線
上にドレインが接続しているトランジスタQ9の
導通状態をクロツクφCにより制御することによ
り、ワード線立上げ時の一時的なクランプ機能の
解除を行つている。従つて、選択ワード線に本回
路が接続された場合には、ノードN5の電位上昇
によりノードN6の電荷の引抜きが行われ、トラ
ンジスタQ12がオフ状態となり、その後のクラン
プ制御用クロツクφCの立上がりに対してもトラ
ンジスタQ9はオフ状態を保つ。一方非選択ワー
ド線に接続された本回路では、ワード線立上げ時
以外の全期間においてワード線の接地レベルへの
クランプを保持する。
従つて、本実施例(2)も、ワード線の遠端のみな
らず、近端も含めた所望の場所への接続が可能で
ある。
らず、近端も含めた所望の場所への接続が可能で
ある。
以上説明したように、本発明の１および２のワ
ード線クランプ回路は、ともにワード線立上げ時
に一時的にクランプ機能を解除することができる
ので、ワード線の近端、遠端を問わずどこにでも
接続することができ、選択ワード線の立上がり時
にも何ら支障を与えることなく、ワード線にカツ
プリングノイズが誘起されやすい全期間について
ワード線の浮きを防ぐことができ、信頼度の高い
高集積メモリを実現することができる。
ード線クランプ回路は、ともにワード線立上げ時
に一時的にクランプ機能を解除することができる
ので、ワード線の近端、遠端を問わずどこにでも
接続することができ、選択ワード線の立上がり時
にも何ら支障を与えることなく、ワード線にカツ
プリングノイズが誘起されやすい全期間について
ワード線の浮きを防ぐことができ、信頼度の高い
高集積メモリを実現することができる。
第１図は本発明の実施例(1)を含む半導体メモリ
装置の構成例、第２図は第１図中の３種類のクロ
ツク波形、第３図は本発明の実施例(2)、第４図は
従来のワード線クランプ回路を含む半導体メモリ
装置の構成例、第５図は本発明のワード線クラン
プ回路の要部構成の一例である。 １……従来のワード線クランプ回路、２……ワ
ード線駆動クロツク発生回路、３，３′……デコ
ーダ出力、４，４′……ワード線、５……メモリ
セル、６……本発明の実施例(1)のワード線クラン
プ回路、φP……ワード線クランプ回路プリチヤ
ージ用クロツク、φC……クランプ制御用クロツ
ク、φW……ワード線駆動クロツク。
装置の構成例、第２図は第１図中の３種類のクロ
ツク波形、第３図は本発明の実施例(2)、第４図は
従来のワード線クランプ回路を含む半導体メモリ
装置の構成例、第５図は本発明のワード線クラン
プ回路の要部構成の一例である。 １……従来のワード線クランプ回路、２……ワ
ード線駆動クロツク発生回路、３，３′……デコ
ーダ出力、４，４′……ワード線、５……メモリ
セル、６……本発明の実施例(1)のワード線クラン
プ回路、φP……ワード線クランプ回路プリチヤ
ージ用クロツク、φC……クランプ制御用クロツ
ク、φW……ワード線駆動クロツク。
Claims (1)
- 【特許請求の範囲】 １ 半導体メモリ装置のワード線に接続するワー
ド線クランプ回路において、 前記ワード線クランプ回路は、 第１のMOSトランジスタ、第２のMOSトラン
ジスタおよび第３のMOSトランジスタと第１の
電源に接続したプリチヤージ回路を備え、 前記第１のMOSトランジスタのドレインを前
記第２のMOSトランジスタのソースに接続し、 前記第２のMOSトランジスタのドレインを前
記第３のMOSトランジスタのゲートおよびワー
ド線に接続し、 前記第１および第３のMOSトランジスタのソ
ースを共に第２の電源に接続し、 前記第３のMOSトランジスタのドレインを前
記第１の電源に接続したプリチヤージ回路に接続
し、 前記第３のMOSトランジスタのドレインを前
記第２のMOSトランジスタのゲートに接続し、 前記第１のMOSトランジスタのゲートに、ワ
ード線立上げ時に前記第１のMOSトランジスタ
を非導通状態とするクロツク信号を印加してなる
ことを特徴とするワード線クランプ回路。 ２ 半導体メモリ装置のワード線に接続するワー
ド線クランプ回路において、 前記ワード線クランプ回路は、 第１のMOSトランジスタ，第２のMOSトラン
ジスタおよび第３のMOSトランジスタと第１の
電源に接続したプリチヤージ回路を備え、 前記第１のMOSトランジスタのドレインを前
記第２のMOSトランジスタのソースに接続し、 前記第２のMOSトランジスタのドレインを前
記第３のMOSトランジスタのゲートおよびワー
ド線に接続し、 前記第１および第３のMOSトランジスタのソ
ースを共に第２の電源に接続し、 前記第３のMOSトランジスタのドレインを前
記第１の電源に接続したプリチヤージ回路に接続
し、 前記第３のMOSトランジスタのドレインを前
記第１のMOSトランジスタのゲートに接続し、 前記第２のMOSトランジスタのゲートに、ワ
ード線立上げ時に前記第２のMOSトランジスタ
を非導通状態とするクロツク信号を印加してなる
ことを特徴とするワード線クランプ回路。 ３ 半導体メモリ装置のワード線に接続するワー
ド線クランプ回路において、 前記ワード線クランプ回路は、 第１のMOSトランジスタ，第２のMOSトラン
ジスタおよび第３のMOSトランジスタと第１の
電源に接続したプリチヤージ回路を備え、 前記第１のMOSトランジスタのドレインを前
記第３のMOSトランジスタのゲートおよびワー
ド線に接続し、 前記第１および第３のMOSトランジスタのソ
ースを共に第２の電源に接続し、 前記第３のMOSトランジスタのドレインを前
記第１の電源に接続したプリチヤージ回路に接続
し、 かつ 前記第３のMOSトランジスタのドレインを前
記第２のMOSトランジスタのゲートに接続し、 前記第２のMOSトランジスタのドレインを前
記第１のMOSトランジスタのゲートに接続し、 前記第２のMOSトランジスタのソースに、ワ
ード線立上げ時に前記第２のMOSトランジスタ
を非導通状態とするクロツク信号を印加してなる
ことを特徴とするワード線クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034164A JPS61194695A (ja) | 1985-02-22 | 1985-02-22 | ワ−ド線クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034164A JPS61194695A (ja) | 1985-02-22 | 1985-02-22 | ワ−ド線クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194695A JPS61194695A (ja) | 1986-08-29 |
| JPH0334151B2 true JPH0334151B2 (ja) | 1991-05-21 |
Family
ID=12406567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60034164A Granted JPS61194695A (ja) | 1985-02-22 | 1985-02-22 | ワ−ド線クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194695A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3677274D1 (de) * | 1985-07-01 | 1991-03-07 | Nec Corp | Speicherschaltung mit wortzeilenrauschunterdrueckungsschaltungen. |
| JP2737293B2 (ja) * | 1989-08-30 | 1998-04-08 | 日本電気株式会社 | Ｍｏｓ型半導体記憶装置 |
| JP3226579B2 (ja) * | 1991-12-24 | 2001-11-05 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP2842181B2 (ja) * | 1993-11-04 | 1998-12-24 | 日本電気株式会社 | 半導体メモリ装置 |
| DE19952258A1 (de) * | 1999-10-29 | 2001-05-10 | Infineon Technologies Ag | Integrierter Speicher |
| US6542427B2 (en) * | 2001-03-08 | 2003-04-01 | Micron Technology, Inc. | Power validation for memory devices on power up |
-
1985
- 1985-02-22 JP JP60034164A patent/JPS61194695A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61194695A (ja) | 1986-08-29 |
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