JPH0334547A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0334547A
JPH0334547A JP2165818A JP16581890A JPH0334547A JP H0334547 A JPH0334547 A JP H0334547A JP 2165818 A JP2165818 A JP 2165818A JP 16581890 A JP16581890 A JP 16581890A JP H0334547 A JPH0334547 A JP H0334547A
Authority
JP
Japan
Prior art keywords
layer
conductive
manufacturing
semiconductor device
conductive pillar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2165818A
Other languages
English (en)
Inventor
Bruin Leendert De
レーンデルト　デ　ブルイン
Robertus D J Verhaar
ロベルタス　ドミニカス　ヨセフ　フェルハール
Laarhoven Josephus M F G Van
ヨセフス　マルチヌス　フランシスカス　ヘラルダス　ファン　ラールホーフェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH0334547A publication Critical patent/JPH0334547A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/089—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts using processes for implementing desired shapes or dispositions of the openings, e.g. double patterning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/038—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers covering conductive structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/042—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers
    • H10W20/043—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers for electroplating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/054—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by selectively removing parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/903—Catalyst aided deposition

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ｖＡ録領領域より画成された装置領域を一主
表面に隣接して有する半導体本体を形成し、前記の一主
表面上に活性層を設けることにより前記の装置領域に電
気接続を行ない、 流動可能材料を被着して前記の一主表面上に流動可能材
料層を形成し、 この流動可能材料層を貫通する開口を形成し、これによ
り前記の装置領域の接点区域を露出させ、前記の開口内
に導電材料を選択的に堆積して前記の接点区域と電気接
触する導電性ピラーを形成する ことにより半導体装置を製造する半導体装置の製造方法
に関するものである。
（従来の技術） このような方法は欧州特許出願公開第ＥＰ−Ａ−０１９
５９７７号明細書に開示されている。この欧州特許出願
公開明細書に記載されているように、流動可能材料は、
比較的平坦な表面を得るように一主表面上にスピニング
形成されたポリイミドの層（第１ポリイξド層）を有し
ている。このポリイミドの層上には酸化物層が設けられ
、これに続いてホトレジストが設けられ、このホトレジ
ストが現像処理されてマスク層が形成され、このマスク
層を介して前記の流動可能材料の層が湿式或いは乾式腐
食剤により腐食せしめられる。次に誘電体中に腐食形成
された開口中に、肝、及びＨ２を用いた気相成長により
タングステンを選択的に堆積して導電性ピラーを形成す
る。例えばリフトオフ技術を用いることによるタングス
テン堆積を容易にするために、開口中に活性層或いは核
生成層を設けている。導電性ピラーの形成後、ポリイミ
ドの他の層（第２ポリイξド層）が表面上にスピニング
形成され、上述した工程が繰返される。この場合、欧州
特許出願公開第ＵＰ−Ａ−０１９５９７７号の第８図に
示されているように、第２レベルの金属化により２つ以
上の導電性ピラーを相互接続したい個所で第１ポリイミ
ド層上にタングステンを選択堆積しうるようにするのに
通常核生成層を必要とする。この処理は金属化レベルの
所望数に応じて更に１回以上繰返すことができる。この
方法は、導電性ピラーを互いに分離する絶縁材料或いは
誘電体材料を設け、所望の電気接続を達成するのに、ス
ビュング形成するポリイミド層に頼っている。
（発明が解決しようとする課題） しかし、ポリイミドは亀裂を受けやすく且つ汚染しやす
い為、充分良好な絶縁を達成しにくく、例えば短絡が生
じるおそれがある。
本発明の目的は、上述した問題を無くして或いは少なく
とも低減せしめて装置領域に良好な電気接続を達成しう
るようにした半導体装置の製造方法を提供せんとするに
ある。
（課題を解決するための手段） 本発明半導体装置の製造方法は、絶縁領域により画成さ
れた装置領域を一主表面に隣接して有する半導体本体を
形成し、 前記の一主表面上に活性層を設けることにより前記の装
Ｗ、領域に電気接続を行ない、流動可能材料を被着して
前記の一主表面上に流動可能材料層を形成し、 この流動可能材料層を貫通する開口を形成し、これによ
り前記の装置領域の接点区域を露出させ、前記の開口内
に導電材料を選択的に堆積して前記の接点区域と電気接
触する導電性ピラーを形成する ことにより半導体装置を製造するに当り、前記の流動可
能材料をホトレジストの層として被着し、 このホトレジストを露光及び現像して前記の開口を形成
し、 前記の導電材料を前記の開口内に選択的にめっきして前
記の導電性ピラーを形成し、 この導電性ピラー〇形成後に前記のホトレジストの層を
除去し、 前記の導電性ピラー及び前記の一主表面を被覆する絶縁
材料の層を設け、 この絶縁材料の層を腐食して前記の導電性ピラーの頂面
を露出させることを特徴とする。
本発明による方法を用いることにより、めっき処理のた
めの流動可能材料のマスク層を設ける材料と導電性ピラ
ーを誘電分離する材料とを同じにしない為、めっき処理
中の流動可能材料層として比較的自由に入手できる廉価
なホトレジスト材料（例えばｐＨＲ２０４）を用いるこ
とができ、一方比較的良好な誘電体、例えば気相成長技
術により形成する酸化珪素層を誘電分離のために用いう
るようになる。更に、ホトレジスト層を露光し現像処理
することにより開口、すなわち接点孔を形成することに
より、下側の装置領域や絶縁領域に著しい悪影響を及ぼ
すことなく接点孔を形成しうる為、導電性ピラーの形成
中に下側の材料が除去されたとしても極めてわずかであ
り、従って例えば導電性ピラーを接触させる装置領域と
絶縁ゲートとの間に不所望な短絡を生せしめるおそれな
く、例えば接点孔すなわち開口をゲート分離酸化物或い
はフィールド酸化物に部分的に重なるようにしうる。
開口中に選択的にめっきする導電材料はニッケルにしう
る。活性層は流動可能材料を被着する前に導電材料、例
えばチタニウム−タングステン含金のめっき層として設
け、このめっき層を、導電性ピラーを形成する選択電気
めっき中電極として用いるようにしうる。或いは又、活
性層を、パラジウム、プラチナ及びロジウムより戒る群
から選択した貴金属を有する核生威層として設け、導電
性ピラーを形成する導電材料の無電解めっきを容易に行
ないうるようにしうる。
前記絶縁材料の層は、酸化珪素の層を堆積し、この酸化
珪素の層にレジスト層を被着してより平坦な表面を得る
ことにより形成し、次に酸化珪素の層とレジスト層とを
、比較的平坦な表面が得られるとともに導電性ピラーの
頂面が比較的信頼的に且つ再現的に露出される同じエツ
チング速度で腐食せしめるようにすることができる。
（実施例） 以下図面につき説明するに、第１図〜第６図は本発明に
よる方法を示す半導体本体の一部の断面図である。これ
らの図は線図的なものであって、寸法は実際のものに正
比例して描いていないことに注意すべきである。特に層
又は領域の厚さ方向の寸法は誇張し、他の寸法はそれよ
りも小さく描いている。またこれらの区間で同じ又は同
様な部分に同じ符号を付しである。
本発明による半導体装置の製造方法は、絶縁領域１９ａ
、　１９ｂ、　　９により画成された装置領域３．４を
一主表面１２に隣接して有する半導体本体１を形成する
工程と、基部１０の一主表面１２上に活性層１１を設け
ることにより装置領域３，４に電気接続を行なう工程と
、−主表面１２上に層１３を形成する流動可能材料を被
着する工程と、この流動可能材料層１３に開口１４を形
成し、これにより装置領域３゜４の接点区域１２ａを露
出させる工程と、開口１４内に導電材料を選択的に堆積
して、接点区域１２ａと電気接触する導電性ピラー（柱
状部）１５を形成する工程とを有する。
本発明による半導体装置の製造方法は、更に、流動可能
材料をホトレジスト層１３として被着する工程と、この
ホトレジスト層を露光し且つ現像して開口１４を形成す
る工程と、開口１４内に導電材料を選択的にめっき処理
して導電性ピラー１５を形戒する工程と、この導電性ピ
ラー１５の形成後にホトレジスト層１３を除去する工程
と、導電性ピラー１５及び−主表面１２を被着する絶縁
材料層１６．１７を設ける工程と、絶縁材料層１６．１
７を腐食処理して導電性ピラー１５の頂面１５ａを露出
させる工程とを有する。
このような方法を用いることにより、めっき処理用の流
動可能材料を設ける場合と、導電性ピラー１５を誘電分
離する場合とで同じ材料を用いる必要がなくなり、従っ
て、比較的自由に入手できる廉価なホトレジスト材料（
例えばＨＰＲ２０４）を流動可能材料層１３として用い
、一方、比較的良好な誘電体、例えば気相成長により形
成される酸化珪素を誘電分離のために用いうるようにし
うる。更に、開口すなわち接点孔１４はホトレジストｆ
ｉ１３を露光及び現像処理することにより形成される為
、この間口１４はその下側の装置領域３．４及び絶縁領
域９、１９ａ、　１９ｂに著しく悪影響を及ぼすことな
く形成でき、開口１４の形成中にその下側の材料が除去
されてもほんのわずかであり、後に説明するように開口
、すなわち接点孔１４を短絡のおそれなく隣接のゲート
分離酸化物或いはフィールド酸化物上に部分的に重ねる
ことができる。更に、ポリイミドのような流動可能な材
料を絶縁層として用いた場合に生じるおそれのある亀裂
及び汚染の双方又はいずれか一方の問題を無くすか又は
少なくとも低減せしめることができる。
図示の例では、半導体装置が単結晶珪素半導体本体ｌを
有し、この半導体本体はその一主表面１２に隣接して一
導電型、本例ではｐ導電型の比較的わずかにドーピング
された領域２を有し、この領域内に、反対導電型、本例
の場合ｎ導電型の゛比較的多量にドーピングされた装置
領域３．４が前記の一主表面１２に隣接して設けられて
いる。第１図には２つのみの装Ｗ’ｐＨ域３，４を示し
であるが、半導体本体ｌ内にはこのような装置領域をよ
り多く設けるのが好ましい。本例では、装置領域３゜４
を、−主表面１２上に設けた絶縁ゲート５　（１つのみ
を図示しである）と関連させ、絶縁ゲート電界効果トラ
ンジスタ（ＩＧＦＩＩ！Ｔ）を形成している。上述した
装置領域３．４はｎ導電型であり、ｎチャネルＩＣＰＥ
Ｔを構成する。しかし、当業者にとって明らかなように
、半導体本体にｐチャネルＩＣＰＥＴをも設けてＣＭＯ
３集積回集積回収することができ、ｐチャネルＩＣＰＥ
Ｔはｎ導電型ウェル内に設けたｐ導電型装置領域と、勿
論関連の絶縁ゲートとを以って構成する。
上述した半導体装置は、通常の珪素の局部酸化（ＬＯＧ
ＯＳ）技術によりフィールド酸化物パターン（その絶縁
領域９の一部を第１図に示す）を規定した後、通常のよ
うに一主表面１２上にゲート酸化物層を成長させ、次に
このゲート酸化物層上にドーピングされた多結晶珪素層
を設けることにより絶縁ゲート５を形成することにより
半導体本体１内に形成される。ドーピングされた多結晶
珪素層には例えば酸化珪素及び窒化珪素の双方又はいず
れか一方より戒る絶縁領域１９ａを局部的に被覆する。
通常のホトリソグラフィ及びエツチング技術によりパタ
ーン化した後、絶縁ゲート５及びフィールド酸化物パタ
ーン９をマスクとして用いる自己整合法で装置領域３．
４の、わずかにドーピングされた延長領域３ａ、　４ａ
を形成する。
次に、通常の気相成長技術により酸化珪素又は窒化珪素
層１９を堆積し、この層を既知の適切な異方性エツチン
グ処理を用いてエツチングして第１図に示すように絶縁
ゲート５の側壁上に絶縁スペーサ領域１９ｂを設け、こ
れら絶縁スペーサが絶縁被覆領域１９ａと相俟って絶縁
ゲート５をカプセル封止し、後の金属化による絶縁ゲー
ト５と装置領域３，４との間の不所望な短絡を回避する
ようにする０図示していないが、装置の他の絶縁ゲート
には必ずしもすべて被覆領域１９ａを設ける必要はない
。
スペーサ領域１９ｂの形成後、！縁ゲート５、スペーサ
領域１９ｂ及びフィールド酸化物絶縁領域９をマスクと
して用いる通常の自己整合法で、装置領域３．４の、よ
り多くのドーピングを行なった領域３ｂ、　４ｂを形成
する。
装置領域３．４に対するオーム抵抗接点を改善するため
に、例えばチタニウム或いはコバルトの層を堆積し加熱
することによりチタニウム或いはコバルト珪化物のよう
な珪化物領域８を既知のように装置領域３，４の表面に
形成する。
これにより基部１０が形成され、次に以下に説明するよ
うに図示の例では装置領域３．４上に設けられた珪化物
領域８に接触する導電性ピラー１５を形成する。
導電性ピラー１５を形成するために、−主表面１２上に
まず最初活性層１１を設ける。通常の電気めっき技術を
用いる必要がある個所では、活性層１１は電気めっき装
置の一方の電極を構成するめっき層として作用し、例え
ば通常の気相成長又はスパッタリング堆積技術により堆
積せしめうるチタニウム−タングステン含金の層とする
ことができる。
或いは又、無電解めっき法を用いる必要がある場合には
、めっき処理の開始を容易にするために、活性層１１を
例えばパラジウム或いはプラチナ或いはロジウム或いは
チタニウム−タングステン含金或いは非晶質珪素のよう
な貴金属の層として核生成層を形成するように設ける。
次に、−主表面１２上にホトレジスト（例えば）ＩＰＲ
２０４〉をスピニング形成して流動可能材料層１３を構
成する。次に、通常のホトリソグラフィ及び現像技術を
用いてホトレジストをパターン化し、装置領域３，４に
接続を行ないたい個所で開口１４を形成する（これら開
口のうち２つのみを第１図に示しである）。
次にホトレジスト層１３を通常のようにして硬化又はベ
ーキングする。この場合、開口１４は下側の基部１０に
著しい悪影響を及ぼさない処理によって形成し、装置領
域及び絶縁領域を有する下側の材料が開口１４の形成中
に除去されたとしても極めてわずかとなるようにし、こ
れら開口１４は不所望な短絡を生せしめることなく第１
図に示すように隣接のゲート分離絶縁領域１９ａ、　１
９ｂ又はフィールド酸化物絶縁領域９に部分的に重なる
ようにしうる。
次に、基部１０を通常のめっき浴中に入れ、導電材料、
本例の場合ニッケルを開口１４内にめっきする。活性層
１１が電気めっき装置の電極を構成する通常の電気めっ
き処理を用いる場合には、適切ないかなるニッケルイオ
ン含有電気めっき溶液を用いてもめっき処理を行なうこ
とができる。無電解めっき処理を用いる場合には、例え
ば米国特許第ＵＳ−Ａ−４６９２３４９号明細書に記載
された種類の、ニッケルイオンと還元剤との適切な水溶
液を用いためっき処理を行なうことができる。
導電性ピラー１５の形成後、ホトレジスト層１３を通常
の手段、例えば酸素プラズマエツチング処理又は湿式化
学エツチング処理により除去する。この処理によればホ
トレジスト層１３をその下側の基部１０に対し高い選択
度で除去する。次に、導電性ピラー１５をマスクとして
用い活性層１１の露出部分を選択的に腐食除去する。活
性層１１がチタニウムタングステン含金の層である場合
、これを例えばＨ，Ｏ□−酢酸混合物を用い且つできれ
ば適切なマスクを用いて選択的に腐食除去し、例えば装
置領域３，４及び絶縁ゲート５を接続するための導電性
接続細条（図示せず）を形成しうるようにする。
活性層１１がパラジウム或いはプラチナ或いはロジウム
のような貴金属の層である場合には、活性層１１を除去
するのにアルゴンを用いたスパッタリング又はイオンエ
ツチングを用いることができる。
第３図に示すように、このエツチング処理により導電性
ピラー１５の下側の導電活性層の部分１１ａを残す。従
って、ホトレジスト層１３を除去する為に、このホトレ
ジスト層１３を誘電体として残存させた場合に生じるお
それのある短絡を生せしめることなく、活性層１１を基
部１０の全表面を被覆するように被着せしめることがで
きる。
次に、まず最初通常の気相成長技術を用いて酸化珪素層
１６を堆積し、次に他のホトレジスト層１７を酸化珪素
層１６上にスピニング形成して比較的平坦な表面を得る
ことにより絶縁層１６．１７を設け（第４図）、例えば
酸化珪素層１６とホトレジスト層１７とを同じ速度で腐
食するＣＦ４及びＯＸプラズマを用いて導電性ピラー１
５の頂面１５ａが露出されるまで絶縁１ｉ１６．１７を
腐食し、これにより第５図に示すように比較的平坦な表
面を得、図示の例では装置領域３．４上に設けた珪化物
領域８に対する接点を得る。
次に金属化層２１、例えばアルミニウム層を堆積し、所
望通りにパターン化して導電細条を形成し、これら導電
細条を以って（図示していないが）種々の導電性ピラー
１５を接続することができる。第１〜５図につき説明し
た方法は、パターン化した金属化層２１（これら金属化
層のうちの２つの細条のみを第６図に示しである）と、
電気接続を行なうべき基部１０ｂの表面を形成する中間
誘電体層（図示せず）とに対し繰返すことができる。
上述した方法では、導電性ピラー１５を開口１４内にニ
ッケルをめっきすることにより形成したが、開口１４内
に他の導電性材料をめっきすることもできる。また、第
１〜６図は開口１４をほぼ垂直な側壁を有するものとし
て示しているが、既知のように像反転レジストを用いて
ホトレジスト層１３の自由面の方向に向けて細くなる開
口１４を形成し、これにより内方に傾く壁面を有する導
電性ピラー、すなわち円錐台状ピラーを形成して後の絶
ａ層１６による良好な被覆を可能にしうるようにしうる
。
ホトレジスト層１３を用いることにより下側の基部１０
に著しく悪影響を及ぼすことなく開口、すなわち接点孔
１４を形成しうる為、接点孔すなわち開口１４の形成中
に装置領域及び絶縁領域を横取する材料が殆ど腐食され
ない。また、ホトレジスト層１３の下側に活性層１１を
設けることができる。その理由は、ホトレジスト層１３
の除去後に活性層１１の露出部分を除去し、生じるおそ
れのある短絡を回避しうる為である。従って、接点孔１
４をあけるのに用いる処理は下側の装置領域或いはゲー
ト分離絶縁領域を腐食せず、絶縁材料上への導電材料の
成長が容易となる為、例えばピラー１５と接触する装置
領域３．４を例えば絶縁ゲート５に或いはフィールド酸
化物９上の接続用導電細条（図示せず）に不所望に短絡
せしめるおそれなく、導電性ピラー１５を隣接のフィー
ルド酸化物９或いは絶縁層１９ａ、　１９ｂまであるい
はこれらに重なるように延在させることができる。従っ
て、本発明方法によれば、接点孔すなわち開口１４のア
ライメントの誤りの許容誤差を従来の方法よりも大きく
しうる。
本発明は上述した実施例に限定されず、幾多の変更を加
えうること勿論である。
【図面の簡単な説明】
第１〜６図は、本発明による方法を示す半導体装置の一
部の断面図である。 １・・・半導体本体 ３．４・・・装置領域 ５・・・絶縁ゲート ８・・・珪化物領域 ９・・・ｗＡ縁領域（フィールド酸化物パターン）１０
、１０ｂ・・・基部 １１・・・活性層 １２・・・−主表面 １３、１７・・・流動可能材料層（ホトレジスト層）１
４・・・開口（接点孔） １５・・・導電性ピラー １６・・・酸化珪素層 １９・・・酸化珪素又は窒化珪素層 １９ａ・・・絶縁被覆領域 １９ｂ・・・絶縁スペーサ領域 ２１・・・金属化層 ＩＧＩ Ｆｌｏ、２ Ｆｌｙ）、３

Claims (1)

  1. 【特許請求の範囲】 １、絶縁領域により画成された装置領域を一主表面に隣
    接して有する半導体本体を形成し、前記の一主表面上に
    活性層を設けることに より前記の装置領域に電気接続を行ない、 流動可能材料を被着して前記の一主表面上 に流動可能材料層を形成し、 この流動可能材料層を貫通する開口を形成 し、これにより前記の装置領域の接点区域を露出させ、 前記の開口内に導電材料を選択的に堆積し て前記の接点区域と電気接触する導電性ピラーを形成す
    る ことにより半導体装置を製造するに当り、 前記の流動可能材料をホトレジストの層と して被着し、 このホトレジストを露光及び現像して前記 の開口を形成し、 前記の導電材料を前記の開口内に選択的に めっきして前記の導電性ピラーを形成し、 この導電性ピラーの形成後に前記のホトレ ジストの層を除去し、 前記の導電性ピラー及び前記の一主表面を 被覆する絶縁材料の層を設け、 この絶縁材料の層を腐食して前記の導電性 ピラーの頂面を露出させることを特徴とする半導体装置
    の製造方法。 ２、請求項１に記載の半導体装置の製造方法において、
    前記の流動可能材料を被着する前に前記の活性層を導電
    材料のめっき層として設け、このめっき層を、導電性ピ
    ラーを形成する選択電気めっき中に電極として用いるこ
    とを特徴とする半導体装置の製造方法。 ３、請求項２に記載の半導体装置の製造方法において、
    前記のめっき層をチタニウム−タングステン含金として
    設けることを特徴とする半導体装置の製造方法。 ４、請求項１に記載の半導体装置の製造方法において、
    前記の活性層が核生成層としてパラジウム、プラチナ及
    びロジウムより成る群から選択した貴金属を有し、前記
    の導電性ピラーを形成する前記の導電材料の無電解めっ
    きを容易に行なえるようにすることを特徴とする半導体
    装置の製造方法。 ５、請求項１〜４のいずれか一項に記載の半導体装置の
    製造方法において、前記の開口内にニッケルを選択的に
    めっきして前記の導電性ピラーを形成することを特徴と
    する半導体装置の製造方法。 ６、請求項１〜５のいずれか一項に記載の半導体装置の
    製造方法において、酸化珪素の層を堆積し、この酸化珪
    素にレジスト層を被着してより平坦な表面を得ることに
    より前記の絶縁材料の層を設け、次に酸化珪素の層とレ
    ジスト層とを同じエッチング速度で腐食して前記の導電
    性ピラーの頂面が露出した際に比較的平坦な表面が得ら
    れるようにすることを特徴とする半導体装置の製造方法
    。
JP2165818A 1989-06-26 1990-06-26 半導体装置の製造方法 Pending JPH0334547A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8914627A GB2233820A (en) 1989-06-26 1989-06-26 Providing an electrode on a semiconductor device
GB8914627.8 1989-06-26

Publications (1)

Publication Number Publication Date
JPH0334547A true JPH0334547A (ja) 1991-02-14

Family

ID=10659067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2165818A Pending JPH0334547A (ja) 1989-06-26 1990-06-26 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5063169A (ja)
EP (1) EP0405659A3 (ja)
JP (1) JPH0334547A (ja)
KR (1) KR910002010A (ja)
GB (1) GB2233820A (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358902A (en) * 1989-06-26 1994-10-25 U.S. Philips Corporation Method of producing conductive pillars in semiconductor device
US5281769A (en) * 1990-11-05 1994-01-25 Nippon Telegraph And Telephone Corporation Dewall plating technique
US5550068A (en) * 1990-11-05 1996-08-27 Nippon Telegraph And Telephone Corporation Process of fabricating a circuit element for transmitting microwave signals
NL9100241A (nl) * 1991-02-12 1991-08-01 Koninkl Philips Electronics Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
JPH04359518A (ja) * 1991-06-06 1992-12-11 Nec Corp 半導体装置の製造方法
US5275973A (en) * 1993-03-01 1994-01-04 Motorola, Inc. Method for forming metallization in an integrated circuit
US6001685A (en) * 1993-12-21 1999-12-14 Hyundai Electronics Industries Co., Ltd. Method of making a semiconductor device
JPH088209A (ja) * 1994-01-10 1996-01-12 Cypress Semiconductor Corp 半導体装置の製造のための除去されるポストの処理方法
US5888897A (en) * 1996-10-31 1999-03-30 Intel Corporation Process for forming an integrated structure comprising a self-aligned via/contact and interconnect
US6849557B1 (en) * 1997-04-30 2005-02-01 Micron Technology, Inc. Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
US6197688B1 (en) 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US6218302B1 (en) 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6169024B1 (en) * 1998-09-30 2001-01-02 Intel Corporation Process to manufacture continuous metal interconnects
US6015747A (en) * 1998-12-07 2000-01-18 Advanced Micro Device Method of metal/polysilicon gate formation in a field effect transistor
US6146986A (en) * 1999-01-08 2000-11-14 Lam Research Corporation Lithographic method for creating damascene metallization layers
US6265301B1 (en) 1999-05-12 2001-07-24 Taiwan Semiconductor Manufacturing Company Method of forming metal interconnect structures and metal via structures using photolithographic and electroplating or electro-less plating procedures
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6989108B2 (en) * 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
JP2003332264A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられる成膜装置
GB0324561D0 (en) * 2003-10-22 2003-11-26 Koninkl Philips Electronics Nv A method of producing a conductive layer on a substrate
US20090004851A1 (en) * 2007-06-29 2009-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Salicidation process using electroless plating to deposit metal and introduce dopant impurities
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS502059A (ja) * 1973-02-28 1975-01-10
JPS60153149A (ja) * 1984-01-23 1985-08-12 Matsushita Electric Ind Co Ltd 多層配線の形成方法
JPS63107043A (ja) * 1986-10-23 1988-05-12 Nec Corp 半導体装置の導電線路の形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4315985A (en) * 1972-11-30 1982-02-16 International Business Machines Corporation Fine-line circuit fabrication and photoresist application therefor
US4087314A (en) * 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
FR2476913B1 (fr) * 1980-02-25 1985-09-13 Nippon Electric Co Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit
US4541168A (en) * 1984-10-29 1985-09-17 International Business Machines Corporation Method for making metal contact studs between first level metal and regions of a semiconductor device compatible with polyimide-filled deep trench isolation schemes
EP0195977B1 (en) * 1985-03-15 1994-09-28 Hewlett-Packard Company Metal interconnection system with a planar surface
US4692349A (en) * 1986-03-03 1987-09-08 American Telephone And Telegraph Company, At&T Bell Laboratories Selective electroless plating of vias in VLSI devices
US4963512A (en) * 1986-03-25 1990-10-16 Hitachi, Ltd. Method for forming conductor layers and method for fabricating multilayer substrates
JPH0693445B2 (ja) * 1987-06-22 1994-11-16 日本電気株式会社 半導体装置の製造方法
US4822749A (en) * 1987-08-27 1989-04-18 North American Philips Corporation, Signetics Division Self-aligned metallization for semiconductor device and process using selectively deposited tungsten

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS502059A (ja) * 1973-02-28 1975-01-10
JPS60153149A (ja) * 1984-01-23 1985-08-12 Matsushita Electric Ind Co Ltd 多層配線の形成方法
JPS63107043A (ja) * 1986-10-23 1988-05-12 Nec Corp 半導体装置の導電線路の形成方法

Also Published As

Publication number Publication date
EP0405659A3 (en) 1992-01-08
US5063169A (en) 1991-11-05
KR910002010A (ko) 1991-01-31
EP0405659A2 (en) 1991-01-02
GB8914627D0 (en) 1989-08-16
GB2233820A (en) 1991-01-16

Similar Documents

Publication Publication Date Title
JPH0334547A (ja) 半導体装置の製造方法
JP2598481B2 (ja) 半導体装置及びその自己整列金属化部分の形成方法
US4109372A (en) Method for making an insulated gate field effect transistor utilizing a silicon gate and silicide interconnection vias
JPH03138934A (ja) 異なる深さを有する窓のエッチング法
EP0405660B1 (en) A method of manufacturing a semiconductor device
JPH05275373A (ja) 化合物半導体装置の製造方法
JPS6125221B2 (ja)
JPH0485829A (ja) 半導体装置及びその製造方法
JPS62154784A (ja) 半導体装置
JPH05259182A (ja) 自己整列した接点窓
KR100190060B1 (ko) 실리사이드 형성 방법
JP3208608B2 (ja) 配線形成方法
JP3353773B2 (ja) 半導体装置の製造方法
JPH0226385B2 (ja)
JPH0799199A (ja) 半導体装置の製造方法
JPH08115923A (ja) 電界効果トランジスタの製造方法
JPH0258225A (ja) 半導体装置及びその製造方法
KR100272577B1 (ko) 바이폴라 트랜지스터의 제조방법
JPH06267961A (ja) 金属配線の形成方法
JPS628030B2 (ja)
JPH09252009A (ja) 半導体装置及び半導体装置の製造方法
JPH0358531B2 (ja)
JPH04326765A (ja) 半導体装置及びその製造方法
JPS5911647A (ja) 半導体装置の製造方法
JPS6127898B2 (ja)