JPH0335525A - シリコンウエハの両面加工方法 - Google Patents
シリコンウエハの両面加工方法Info
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- JPH0335525A JPH0335525A JP1171511A JP17151189A JPH0335525A JP H0335525 A JPH0335525 A JP H0335525A JP 1171511 A JP1171511 A JP 1171511A JP 17151189 A JP17151189 A JP 17151189A JP H0335525 A JPH0335525 A JP H0335525A
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- JP
- Japan
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- film
- wafer
- resist
- sio2
- face
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- Pending
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はウェハの両面加工方法に関し、加工工程の簡略
化をはかったものである。
化をはかったものである。
〈従来の技術〉
第２図（ａ）〜（ｅ）はウェハの両面加工方法の従来例
を示す概略工程図である。工程に従って説明する。
を示す概略工程図である。工程に従って説明する。
（ｉ） ウェハ１の両面に５ｉＯ２１１ｆｉ２および
そのＳｉＯ２膜の上に５１３ＮａＨ３を形成する工程。
そのＳｉＯ２膜の上に５１３ＮａＨ３を形成する工程。
（ｉ１）前記ウェハ１の一方の面Ａにレジスト膜４を塗
布し、そのレジスト膜を所望の形状にパターニングして
５ｉ３Ｎ４１Ｂ！を露出させ、レジスト膜４をベーキン
グする工程。
布し、そのレジスト膜を所望の形状にパターニングして
５ｉ３Ｎ４１Ｂ！を露出させ、レジスト膜４をベーキン
グする工程。
（ｉｉｉ） ウェハｌの他方の面Ｂにレジスト［４を
塗布後ベーキングする工程。
塗布後ベーキングする工程。
（以上ａ図参照）
（（７）工程（ｉ１）で露出させたＳｔ、Ｎ４膜３をＲ
ＩＥ（リアクティブ・イオン・エツチング）により除去
してＳｉＯ２膜２を露出させた後３両面のレジスト膜４
を除去する工程、 （ｂ図参照）（Ｖ）（（
７）で露出させた５ｉＯ２１模２を含むウェハ１のＡ面
にレジスト膜４を塗布してベーキングを行う工程。
ＩＥ（リアクティブ・イオン・エツチング）により除去
してＳｉＯ２膜２を露出させた後３両面のレジスト膜４
を除去する工程、 （ｂ図参照）（Ｖ）（（
７）で露出させた５ｉＯ２１模２を含むウェハ１のＡ面
にレジスト膜４を塗布してベーキングを行う工程。
Ｏ４） Ｂ面にレジスト膜４を塗布し１所望の形状に
パターニングしてＳｉ３Ｎ４膜３を露出させ、この面を
ベーキングする工程、 （以上０図参照）■ 工程
（７）で露出させた５ｉ３Ｎ４１摸３をＲＩＥにより除
去し、５ｉＯ２１摸２を露出させた後両面のレジスト膜
４を除去する工程、 （ｄ図参照）■ｌ Ｓｉ３
Ｎ４膜３をマスクとして両面に露出させたＳｉＯ２１模
を２をウェットエツチングにより除去する工程、
（ｅ図参照）〈発明が解決しようとす
る課題〉 しかしながら、上記従来の製造方法においては次のよう
な問題があった。
パターニングしてＳｉ３Ｎ４膜３を露出させ、この面を
ベーキングする工程、 （以上０図参照）■ 工程
（７）で露出させた５ｉ３Ｎ４１摸３をＲＩＥにより除
去し、５ｉＯ２１摸２を露出させた後両面のレジスト膜
４を除去する工程、 （ｄ図参照）■ｌ Ｓｉ３
Ｎ４膜３をマスクとして両面に露出させたＳｉＯ２１模
を２をウェットエツチングにより除去する工程、
（ｅ図参照）〈発明が解決しようとす
る課題〉 しかしながら、上記従来の製造方法においては次のよう
な問題があった。
■ 」−程（ｌｌ） 、 （ｌｉｔ） 、 （Ｖ） 、
（Ｖ＞でレジスト膜を４回ベーキングするが、このベ
ーキングは１００〜１４０゛Ｃで３０分程度程度の加熱
が必要であり回数は少ない方が望ましい。
（Ｖ＞でレジスト膜を４回ベーキングするが、このベ
ーキングは１００〜１４０゛Ｃで３０分程度程度の加熱
が必要であり回数は少ない方が望ましい。
■ レジスト膜をウェハに塗布する際は表面に均一に付
着させる為に一面を真空チャックで吸着して回転させな
がら行うが、工程（ｉｉ）ではすでにパタニングしたＡ
面を吸着してＢ面の塗布を行うのでＡ面に形成したパタ
ーンが損傷する恐れがある。
着させる為に一面を真空チャックで吸着して回転させな
がら行うが、工程（ｉｉ）ではすでにパタニングしたＡ
面を吸着してＢ面の塗布を行うのでＡ面に形成したパタ
ーンが損傷する恐れがある。
本発明は上記従来技術の問題点にに鑑みて成されたもの
で、レジスト塗布／ベーキング工程を２回に減らすとと
もにパターン損傷の恐れのないウェハの両面加工方法を
提供する事を目的とする。
で、レジスト塗布／ベーキング工程を２回に減らすとと
もにパターン損傷の恐れのないウェハの両面加工方法を
提供する事を目的とする。
く課題を解決するための手段〉
上記課題を解決するための本発明の構成は、シリコンウ
ェハの両面にＳｉＯ２ＭおよびそのＳｉＯ２膜の上にＳ
ｉ３Ｎ４膜を形成する工程と。
ェハの両面にＳｉＯ２ＭおよびそのＳｉＯ２膜の上にＳ
ｉ３Ｎ４膜を形成する工程と。
前記ウェハの一方の面ＢにＳｉＯ２ＣＶＤ膜を形成する
工程と。
工程と。
前記Ｂ面にレジスト膜を形成し、そのレジスト膜を所望
の形状にパターニングする工程と。
の形状にパターニングする工程と。
前記レジスト膜をマスクとしてＳｉＯ２ＣＶＤ膜をエツ
チングにより除去する工程と。
チングにより除去する工程と。
前３己ウエハの他方の面Ａにレジスト膜を形成し。
そのレジスト膜４
工程と。
前記Ａ面のレジスト膜およびＢ面のＳｉＯ２ＣＶＤ膜を
マスクとして両面のＳｉ３Ｎ４膜をエツチングにより除
去する工程と。
マスクとして両面のＳｉ３Ｎ４膜をエツチングにより除
去する工程と。
前記Ａ面のレジスト膜を除去し、Ｓｉ３Ｎ４Ｍをマスク
としてＡ面の５ｉｚ２１ｅ！およびＢ面のＳｉＯ２膜、
Ｓ ｉ ０２ ＣＶＤＭ！、をエツチングにより除去
する工程。
としてＡ面の５ｉｚ２１ｅ！およびＢ面のＳｉＯ２膜、
Ｓ ｉ ０２ ＣＶＤＭ！、をエツチングにより除去
する工程。
を含む事を特徴とするものである。
〈実施例〉
以下１本発明のウェハの両面加工方法について図面を参
照して説明する。第１図（ａ）〜（ｄ）は本発明の一実
施例の構成を示す概略製作工程図である。
照して説明する。第１図（ａ）〜（ｄ）は本発明の一実
施例の構成を示す概略製作工程図である。
コニ程（ｉ）
シリコンウェハ１の両面にＳｉＯ２膜２およびそのＳ
ｉ ０２膜の−Ｌに５ｉ３Ｎ４１摸３を形成する。
ｉ ０２膜の−Ｌに５ｉ３Ｎ４１摸３を形成する。
工程（ｉ１）
ウェハ１の一方（７）面ＢニＳ ｉ Ｏ２ＣＶ Ｄ膜１
゜を３０００膜程度の厚さに形成する。
゜を３０００膜程度の厚さに形成する。
（この工程はＣＶＤ装置が立上がっていれば数分間で終
了する） 工程（２） ＳｉＯ２ＣＶＤ膜１０が形成されたウェハ１のＢ面にレ
ジスト膜４！４を形成し、そのレジスト膜を所望の形状
にパターニングしてＳｌＯ□ＣＶＩ）膜ＩＯを露出させ
た後ベーキングを行う。
了する） 工程（２） ＳｉＯ２ＣＶＤ膜１０が形成されたウェハ１のＢ面にレ
ジスト膜４！４を形成し、そのレジスト膜を所望の形状
にパターニングしてＳｌＯ□ＣＶＩ）膜ＩＯを露出させ
た後ベーキングを行う。
（以上ａ図参照）
工程（（イ）
レジスト膜４をマスクとして工程（ＨＤで露出させたＳ
ｉ ０２ ＣＶＤＭ １０を弗酸（ＨＦ）のウェット
エツチングにより除去した後（この場合Ａ面に露出して
いるＳｉ：＋Ｎ４１摸はエツチングされない）レジスト
膜４除去する。 （ｂ図参照）工程〈切 ウェハ１の他方の面Ａにレジスト膜４を塗布し。
ｉ ０２ ＣＶＤＭ １０を弗酸（ＨＦ）のウェット
エツチングにより除去した後（この場合Ａ面に露出して
いるＳｉ：＋Ｎ４１摸はエツチングされない）レジスト
膜４除去する。 （ｂ図参照）工程〈切 ウェハ１の他方の面Ａにレジスト膜４を塗布し。
そのレジスト膜４所望の形状にパターニングして５１３
０４膜３を露出させた後ベーキングを行う。
０４膜３を露出させた後ベーキングを行う。
工程（ｌＡ）
ウェハ１のＡ面のレジスト膜４をマスクとしてＡ面に露
出したＳｉ３ｏ４ｇ３をＲＩＥにより除去した後、８面
に露出した５ｉ３０４膜３を５ｌｏ２ＣＶＤ １０をマ
スクとしてＲＩＥにより除去する。
（ｃ図参照）工程（Ｖｌｉ） ウェハ１のＡ面のレジスト膜４を除去し、Ａ面のＳｉＯ
２膜および８面のＳ ｉ ０２ ＣＶＤ膜、ＳｉＯｚＭ
をエツチングにより除去する。
出したＳｉ３ｏ４ｇ３をＲＩＥにより除去した後、８面
に露出した５ｉ３０４膜３を５ｌｏ２ＣＶＤ １０をマ
スクとしてＲＩＥにより除去する。
（ｃ図参照）工程（Ｖｌｉ） ウェハ１のＡ面のレジスト膜４を除去し、Ａ面のＳｉＯ
２膜および８面のＳ ｉ ０２ ＣＶＤ膜、ＳｉＯｚＭ
をエツチングにより除去する。
上記実施例によればレジストの塗布およびベキング工程
が２回となる。
が２回となる。
〈発明の効果〉
以上、実施例とともに具体的に説明したように本発明の
両面加工方法によれば、ベーキング工程が２回で良いの
でその分工程が簡単になり加工時間を短縮する事が出来
る。また、従来の様にパタニングした面を吸着してレジ
ストを塗布する工程がないのでバターニングが損傷する
恐れがない。
両面加工方法によれば、ベーキング工程が２回で良いの
でその分工程が簡単になり加工時間を短縮する事が出来
る。また、従来の様にパタニングした面を吸着してレジ
ストを塗布する工程がないのでバターニングが損傷する
恐れがない。
第１図は本発明のウェハの加工方法の一実施例の概略工
程を示す図、第２図は従来の加工方法の概略工程を示す
図である。 １・・・シリコンウェハ、２・・・ＳｉＯ２１１ｆｉ、
３・・・Ｓ’ ３０ａ ＪＢ％ ＋ ４・・・フォトレ
ジスト、１０・・・ＳｉＯ１寸「つ Ｎ 〜 「ｎマ マ ”１ 〜 〜〜 勺 寸 、Ｏ
程を示す図、第２図は従来の加工方法の概略工程を示す
図である。 １・・・シリコンウェハ、２・・・ＳｉＯ２１１ｆｉ、
３・・・Ｓ’ ３０ａ ＪＢ％ ＋ ４・・・フォトレ
ジスト、１０・・・ＳｉＯ１寸「つ Ｎ 〜 「ｎマ マ ”１ 〜 〜〜 勺 寸 、Ｏ
Claims (1)
- 【特許請求の範囲】 シリコンウェハの両面にＳｉＯ＿２膜を形成し、このＳ
ｉＯ＿２膜の上にＳｉ＿３Ｎ＿４膜を形成し、それらの
膜を所望のパターンにエッチングしてシリコンウェハを
露出させるシリコンウェハの両面加工方法において、下
記の工程を含んで加工された事を特徴とするシリコンウ
ェハの両面加工方法。 記 （ｉ）シリコンウェハ（以下、単にウェハという）の両
面にＳｉＯ＿２膜およびそのＳｉＯ＿２の上にＳｉ＿３
Ｎ＿４を形成する工程。 （ｉｉ）前記ウェハの一方の面ＢにＳｉＯ＿２ＣＶＤ膜
を形成する工程。 （ｉｉｉ）前記Ｂ面にフォトレジスト（以下、単にレジ
ストという）を形成し、そのレジスト膜を所望の形状に
パターニングしＳｉＯ＿２ＣＶＤ膜を露出させる工程。 （ｉｖ）前記レジスト膜をマスクとしてＳｉＯ＿２ＣＶ
Ｄ膜をエッチングにより除去する工程。 （ｖ）前記ウェハの他方の面Ａにレジスト膜を形成し、
そのレジスト膜を所望の形状にパターニングする工程。 （ｖｉ）前記Ａ面のレジスト膜およびＢ面のＳｉＯ＿２
ＣＶＤ膜をマスクとして両面のＳｉ＿３Ｎ＿４膜をエッ
チングにより除去する工程。 （Ｖｉｉ）前記Ａ面のレジストを除去し、Ｓｉ＿３Ｎ＿
４膜をマスクとしてＡ面のＳｉＯ＿２膜およびＢ面のＳ
ｉＯ＿２膜、ＳｉＯ＿２ＣＶＤ膜をエッチングにより除
去する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171511A JPH0335525A (ja) | 1989-07-03 | 1989-07-03 | シリコンウエハの両面加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171511A JPH0335525A (ja) | 1989-07-03 | 1989-07-03 | シリコンウエハの両面加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335525A true JPH0335525A (ja) | 1991-02-15 |
Family
ID=15924475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171511A Pending JPH0335525A (ja) | 1989-07-03 | 1989-07-03 | シリコンウエハの両面加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2809532A1 (fr) * | 2000-05-23 | 2001-11-30 | St Microelectronics Sa | Procede de fabrication de circuits semiconducteurs double face |
| JP2008125370A (ja) * | 2006-11-16 | 2008-06-05 | Water Land:Kk | 縒りとり具 |
-
1989
- 1989-07-03 JP JP1171511A patent/JPH0335525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2809532A1 (fr) * | 2000-05-23 | 2001-11-30 | St Microelectronics Sa | Procede de fabrication de circuits semiconducteurs double face |
| JP2008125370A (ja) * | 2006-11-16 | 2008-06-05 | Water Land:Kk | 縒りとり具 |
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