JPS6187332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6187332A JPS6187332A JP59209136A JP20913684A JPS6187332A JP S6187332 A JPS6187332 A JP S6187332A JP 59209136 A JP59209136 A JP 59209136A JP 20913684 A JP20913684 A JP 20913684A JP S6187332 A JPS6187332 A JP S6187332A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- metal
- pattern
- chemical etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン集積回路等の半導体装置の製造方法
に係り、特にアルミニクム（Ａｔ）等のメタルのフォト
リソグラフィ技術による微細加工に関する。
に係り、特にアルミニクム（Ａｔ）等のメタルのフォト
リソグラフィ技術による微細加工に関する。
第２図Ｃ：従来のフォトリソグラフィ技術による微細パ
ターン加工方法の１つである９フトオフ法を示す。図Ａ
でシリコン基板１上（二、フォトリングラノイ技術によ
り、フォトレジストのパターン２を形成し、図Ｂでその
上に真空蒸着法等により全面ｌ二Ａｔ等のメタル３を付
着させる。次に図Ｃでレジストはぐり液等ζ二より、フ
ォトレジストを除去し、同時にフオトレジスト膜２上の
Ａ１４のメタル３も除去する。このとき残存しているＡ
１４のメタル３が所望の配線等のパターンとなっている
。
ターン加工方法の１つである９フトオフ法を示す。図Ａ
でシリコン基板１上（二、フォトリングラノイ技術によ
り、フォトレジストのパターン２を形成し、図Ｂでその
上に真空蒸着法等により全面ｌ二Ａｔ等のメタル３を付
着させる。次に図Ｃでレジストはぐり液等ζ二より、フ
ォトレジストを除去し、同時にフオトレジスト膜２上の
Ａ１４のメタル３も除去する。このとき残存しているＡ
１４のメタル３が所望の配線等のパターンとなっている
。
る。
第３図に他の従来のフォトリソグラフィ技術による微細
パターン形成技術の化学エッチ法を示す。
パターン形成技術の化学エッチ法を示す。
図Ａでシリコン基板１上に、全面（二真空ρに着法等イ
ニよりＡＩ等のメタル３を付着する。図Ｂでフォトリソ
グラフィ技術により、フォトレジスト２のパターンを形
成する。図ＣでＡｔ等のメタル６の露出部を化学エツチ
ング（９ン酸等によるウェットエッチ又はＣＣｔ、ガス
等によるドライエラｙ″）により除去する。最後（二、
フォトレジスト２を除去することにより、図Ｄｔ二示す
７３１１等のメタル６の所望のパターンが得られる。
ニよりＡＩ等のメタル３を付着する。図Ｂでフォトリソ
グラフィ技術により、フォトレジスト２のパターンを形
成する。図ＣでＡｔ等のメタル６の露出部を化学エツチ
ング（９ン酸等によるウェットエッチ又はＣＣｔ、ガス
等によるドライエラｙ″）により除去する。最後（二、
フォトレジスト２を除去することにより、図Ｄｔ二示す
７３１１等のメタル６の所望のパターンが得られる。
ところが、上述の各フォトリソグラフィ技術１ユおいて
は、フォトレジスト膜゛のパターンを形成する際、フォ
トマスクのきず又はウェハ上へのゴミの付着等Ｃ：より
、フォトレジストのパターン間にブリッジが起こりやす
い。そのため、リフトオフ法においては、メタルの断線
がおこり、化学エッチ法においてはメタルのショートが
おこり易く、歩留りが低下する。
は、フォトレジスト膜゛のパターンを形成する際、フォ
トマスクのきず又はウェハ上へのゴミの付着等Ｃ：より
、フォトレジストのパターン間にブリッジが起こりやす
い。そのため、リフトオフ法においては、メタルの断線
がおこり、化学エッチ法においてはメタルのショートが
おこり易く、歩留りが低下する。
本発明に３いては、シリコン集積回路等の半導体装置の
製造（二おいてアルミニクム等のメタルを微細パターン
に加工する場合、以下の■〜■の工程３有する。
製造（二おいてアルミニクム等のメタルを微細パターン
に加工する場合、以下の■〜■の工程３有する。
■ 予め所定のメタルのパターン間に位置する場所に、
フォトレジスト等のパターンを形成しておく。
フォトレジスト等のパターンを形成しておく。
■ その後、シリコン基板上全面に、真空蒸着法等によ
りメタルを付着する。
りメタルを付着する。
■ 通常の化学エッチ法により、所望のメタルパターン
を形成する。
を形成する。
■ 最後（二■のフォトレジストを除去することにより
、■で部分的に残存するメタルのブリッジのうちフォト
レジスト上に存在するメタルも同時に除去する。すなわ
ち、部分的に残存するメタルブリッジを切断する。
、■で部分的に残存するメタルのブリッジのうちフォト
レジスト上に存在するメタルも同時に除去する。すなわ
ち、部分的に残存するメタルブリッジを切断する。
第１図Ａにおいて、シリコン基板１１上にフォトリング
ラフィ技術によりフォトレジスト１２のパターンを形成
する。第１図Ｂｌ：おいて、真空蒸着等Ｌ：よりＡｔ等
のメタル１６をシリコン基板全面に形成する。＄１図Ｃ
において、上記シリコン基板上に、再びフォトリソグラ
フィ技術により、フォトレジスト１４（第２のフォトレ
ジスト）のパターンを形成する。このフォトレジスト１
４のパターンは、最終的に得たいメタルのパターンに対
応するものであり、図Ａのフォトレジスト１２のパター
ンは、第２のフォトレジスト１４のパターンの間に位置
するものとなる。図りにおいて、化学エッチ法によりフ
ォトレジスト１４のパターンに対応してメタル１３をエ
ツチングする。最後に図Ｅでフォトレジスト１２及び１
４を除去する。
ラフィ技術によりフォトレジスト１２のパターンを形成
する。第１図Ｂｌ：おいて、真空蒸着等Ｌ：よりＡｔ等
のメタル１６をシリコン基板全面に形成する。＄１図Ｃ
において、上記シリコン基板上に、再びフォトリソグラ
フィ技術により、フォトレジスト１４（第２のフォトレ
ジスト）のパターンを形成する。このフォトレジスト１
４のパターンは、最終的に得たいメタルのパターンに対
応するものであり、図Ａのフォトレジスト１２のパター
ンは、第２のフォトレジスト１４のパターンの間に位置
するものとなる。図りにおいて、化学エッチ法によりフ
ォトレジスト１４のパターンに対応してメタル１３をエ
ツチングする。最後に図Ｅでフォトレジスト１２及び１
４を除去する。
本発明によれば、マスクのきず又はウェハ上へのゴミの
付着等によりフォトレジスト１４のパターン間にブリッ
ジが生じた場合、化学エツチング法によりメタルをエッ
チした直後は、メタルのショートが起っているが、次工
程でフォトレジスト１２を除去すると、フォトレジスト
１２上のメタルも同時（＝除去されるため、メタルのシ
ョートがなくなる。また、リフトオフ法を採用していな
い為メタルの断線もおこりにくい。
付着等によりフォトレジスト１４のパターン間にブリッ
ジが生じた場合、化学エツチング法によりメタルをエッ
チした直後は、メタルのショートが起っているが、次工
程でフォトレジスト１２を除去すると、フォトレジスト
１２上のメタルも同時（＝除去されるため、メタルのシ
ョートがなくなる。また、リフトオフ法を採用していな
い為メタルの断線もおこりにくい。
第１図Ａ、Ｅは本発明の実施例の製造工程図、第２図Ａ
−Ｃは従来のりフトオフ法の製造工程図、 第５図Ａ−Ｄは従来の化学エッチ法の製造工程図。 １１・・・シリコン基板 １２・・・（第１の）フォトレジスト １３・・・（ＡＩ等の）メタル
−Ｃは従来のりフトオフ法の製造工程図、 第５図Ａ−Ｄは従来の化学エッチ法の製造工程図。 １１・・・シリコン基板 １２・・・（第１の）フォトレジスト １３・・・（ＡＩ等の）メタル
Claims (1)
- フォトリソグラフイ技術による微細パターン形成法を
用いた半導体装置の製造方法において、予め、最終的に
得べきメタルのパターン間に位置する半導体基板上にフ
オトレジストのパターンを形成しておき、その後該半導
体基板上全面にパターニングすべきメタルを付着し、そ
の後化学エッチングにより該メタルを所望のパターンに
形成し、その後前記フォトレジストを除去することによ
り、前記化学エッチングにおいて部分的に残存するメタ
ルのブリッジのうち前記フォトレジスト上に存在するメ
タルも同時に除去する工程を有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209136A JPS6187332A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209136A JPS6187332A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187332A true JPS6187332A (ja) | 1986-05-02 |
Family
ID=16567887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209136A Pending JPS6187332A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187332A (ja) |
-
1984
- 1984-10-05 JP JP59209136A patent/JPS6187332A/ja active Pending
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