JPH0335700B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、特に図形処理における座標変換に
必要となる行ベクトルと列ベクトルとの積を求め
るマトリクス乗算器に関する。

［発明の技術的背景とその問題点］ 近年、コンピユータを用いた図形処理システム
が広範に利用されるようになつてきている。この
システムは、一般に図形定義システムと図形表示
システムとから成る。そして図形定義システムに
より仮想空間（xy−空間）で定義された図形が、
図形表示システムによりいくつかの変換を受け、
実空間（uv−空間）に写像される。この実空間
とは、グラフイツクデイスプレイ装置のCRT管
面や静電プロツタの紙面などに対応する。

さて、２次元座標空間における変換は、つぎの
(1)式が基本となつている。

ｕ ｖ １＝ａ、ｂ、ｅ ｃ、ｄ、ｆ ０、０、１ ｘ ｙ １ (1) ｘ、ｙ：仮想空間での絶対値座標 ｕ、ｖ：実空間での絶対値座標 上記(1)式において、定数項であるａ、ｂ、ｃ、
ｄは浮動小数点数で表現される実数であり、Ｘ、
ｙは２の補数で表現される整数である。したがつ
て、上記(1)式の変換のためには、複雑な浮動小数
点処理を伴う積和計算が必要となる。このため上
記(1)式の変換は、従来よりホストコンピユータや
周辺装置内のマイクロプロセツサで行なわれてい
た。しかし、上記の変換をホストコンピユータや
マイクロプロセツサで行なうことは、多大の処理
時間を要するために高速表示に対するボトルネツ
クとなり問題があつた。

［発明の目的］ この発明は上記事情に鑑みてなされたものでそ
の目的は、アフイン変換等に要求されるａ・ｘ＋
ｂ・ｙ＋ｅ（ａ、ｂは定数項であり実数ｘ、ｙは
変数項であり整数、ｅは定数項であり固定小数点
数）の積和演算が簡単なハードウエア構成で高速
に行なえるマトリクス乗算器を提供することにあ
る。

［発明の概要］ この発明によれば、am×2^ae-m、bm×2^be-mで
表わされる定数項ａ、ｂ（am、bmは２の補数で
表わされるｌビツトの整数、ae、be、ｍは０≦
ae、be≦ｍを満たす整数）および定数項ｅ（ｅは
２の補数で表わされる整数部ｐビツト、小数部ｑ
ビツトの固定小数点数）の３つの要素から成る行
ベクトルと変数項ｘ、ｙ（ｘ、ｙは２の補数で表
わされるｋビツトの整数）および固定値１の３つ
の要素から成る列ベクトルとの積であるａ・ｘ＋
ｂ・ｙ＋ｅで示される積和演算を行なうマトリク
ス乗算器が提供される。

上記マトリクス乗算器は、amをラツチするam
レジスタと、bmをラツチするbmレジスタと、動
作開始により基本クロツク信号に応じてカウント
を行ない、ｍとｑとの差だけカウントすると同ク
ロツク信号に同期した第１制御トリガパルスを繰
返し発生する第１制御手段と、動作開始により基
本クロツク信号に応じてカウントを行ない、ae
だけカウントすると同クロツク信号に同期した第
２制御トリガパルスを繰返し発生する第２制御手
段と、動作開始により基本クロツク信号に応じて
カウントを行ない、beだけカウントすると同ク
ロツク信号に同期した第３制御トリガパルスを繰
返し発生する第３制御手段とを有している。

またマトリクス乗算器は、ｅをラツチし、その
内容を第１制御手段からの第１制御トリガパルス
に応じて下位方向にシフトする第１シフトレジス
タと、ｘをラツチしてその内容を第２制御手段か
らの第２制御トリガパルスに応じて下位方向にシ
フトする第２シフトレジスタと、ｙをラツチして
その内容を第３制御手段からの第３制御トリガパ
ルスに応じて下位方向にシフトする第３シフトレ
ジスタと、１×ｌビツトの第１および第２乗算器
とを有している。第２シフトレジスタからのシリ
アル出力ビツトとamレジスタの内容とは第１乗
算器に供給され、第３シフトレジスタからのシリ
アル出力ビツトとbmレジスタの内容とは第２乗
算器に供給される。第１乗算器は、第２シフトレ
ジスタからのシリアル出力ビツトとamレジスタ
の内容との乗算を第２制御手段からの第２制御ト
リガパルスに応じて実行し、第２乗算器は、第３
シフトレジスタからのシリアル出力ビツトとbm
レジスタの内容との乗算を第３制御手段からの第
３制御トリガパルスに応じて実行し、１回の乗算
動作毎に乗算結果の最下位ビツトを出力する。即
ち第１、第２乗算器は、ａ・ｘ、ｂ・ｙの乗算結
果を１ビツト単位で出力する。

上記マトリクス乗算器は、更に加算手段を有し
ている。この加算手段には、第１および第２乗算
器からの出力ビツトと第１シフトレジスタからの
シリアル出力ビツトとが供給される。加算手段
は、これら３種の入力ビツト間の加算を繰返し行
なう。さて、第１シフトレジスタは第１制御手段
からの第１制御トリガパルスにより動作制御さ
れ、第２シフトレジスタおよび第１乗算器は第２
制御手段からの第２制御トリガパルスにより動作
制御され、第３シフトレジスタおよび第２乗算器
は第３制御手段からの第３制御トリガパルスによ
り動作制御されている。したがつて、加算手段に
供給される第１、第２乗算器並びに第１シフトレ
ジスタからの各ビツトデータは、正しく桁合せさ
れており、したがつて加算手段からはａ・ｘ＋
ｂ・ｙ＋ｅで示される積和演算の演算結果がその
下位ビツトより順に出力されることになる。

［発明の実施例］ 以下、この発明の一実施例を図面を参照して説
明する。

第１図はこの発明の一実施例に係るマトリクス
乗算器の構成を示す。第１図のマトリクス乗算器
は、前記(1)式のｕ（＝ａ・ｘ＋ｂ・ｙ＋ｅ）を算
出するのに用いられる。第１図において、１１は
外部（上位プロセツサ）から与えられる変数項ｘ
をラツチするｘレジスタ、１２は同じく外部から
与えられる変数項ｙをラツチするｙレジスタであ
る。ｘ、ｙは２の補数で表わされるｋビツトの整
数である。この実施例ではｋ＝24である。

さて、前記(1)式における定数項ａ〜ｄは実数
（Ｒ）である。実数（Ｒ）は、仮数部（Ｐ）と指
数部（E′）とにより次の(2)式で表わされる。

Ｒ＝Ｐ×2^E′ (2) 指数部E′は −ｓ≦E′≦ｔ (3) で示される値をとりうる。但しｓ、ｔは正の整数
である。上記(3)式は ｍ＝ｓ＋ｔ、Ｅ＝E′＋ｓ と置くと ０≦Ｅ≦ｍ (4) と書換えられる。また(2)式は Pm＝Ｐ×2^t と置くと Ｒ＝Pm×2^E-m (5) と書換えられる。上記(5)式の指数部Ｅ−ｍは(4)式
から明らかなように０または負である。この実施
例では、上記(5)式の形式の実数（Ｒ）が適用され
る。即ち、この実施例では、通常の浮動小数点数
と異なり、その取扱いデータ（実数）の全てにつ
いて指数部が０以下となるようにしており、これ
に伴い仮数部が予め2^t倍されている。

以上のことから、定数項ａ、ｂ、ｃ、ｄは ａ＝am×2^ae-m ｂ＝bm×2^be-m ｃ＝cm×2^ce-m ｄ＝dm×2^de-m と表わされる 但し、am〜dmは２の補数で表わされるｌビ
ツトの整数、ae〜ad、ｍは ０≦ae、be、ce、de≦ｍ の条件を満たす整数である。

また(1)式における定数項ｅ、ｆは２の補数で表
わされ、整数部ｐビツト、小数部ｑビツトの固定
小数点数である。

これらを用いると、前記(1)式のｕ、ｖは(6)式、
(7)式のようになる。

ｕ＝am・ｘ・2^ae-m＋bm・ｙ・2^be-m＋ｅ (6) ｖ＝cm・ｘ・2^ce-m＋dm・ｙ・2^de-m＋ｆ (7) 上記(6)式を模式的に示すと第２図のようにな
る。上述した説明並びに第２図から明らかなよう
に、ｍは、各取扱いデータの小数点位置に対する
基準点（位置）を示し、ae、beは基準点からam
（am・ｘ）、bm（bm・ｙ）の最下位ビツトまでの
ビツト数を示す。また基準点からｅの最下位ビツ
トまでのビツト数は、（ｍ−ｑ）ビツトである。
したがつて、am（am・ｘ）、bm（bm・ｙ）の扱
いについてはae、beをカウントし、ｅの扱いに
ついてはｍ−ｑをカウントして処理開始のタイミ
ングを決定することにより、正しく桁合せするこ
とが可能となる。

再び第１図を参照すると、１３は定数項amを
ラツチするamレジスタ、１４は同じくbmをラツ
チするbmレジスタ、１５は同じくaeをラツチす
るaeレジスタ、１６は同じくbeをラツチするbe
レジスタである。am、bmは前記したように２の
補数で表わされるｌビツトの整数である。この実
施例ではｌ＝24である。am、bm、ae、beは外部
（上位プロセツサ）から予め与えられるようにな
つている。１７はｘレジスタ１１にラツチされた
変数項ｘ（ｘ座標値）をロードし、その内容を制
御トリガパルスCLK２に応じて下位方向にシフ
トするｘシストレジスタ、１８はｙレジスタ１２
にラツチされた変数項ｙ（ｙ座標値）をロードし、
その内容を制御トリガパルスCLK３に応じて下
位方向にシフトするｙシフトレジスタである。ま
た１９，２０はレジスタ１１，１２からのｘ、ｙ
のサインビツトＳをラツチし、シフトレジスタ１
８，１９の最上位ビツトMSBの位置に供給する
フリツプフロツプである。

２１はamレジスタ１３からその保持内容amを
ロードし、ｘシフトレジスタ１７からのシリアル
出力ビツトX′jとの間で制御トリガパルスCLK２
に応じて乗算を行なう１×ｌビツト（ｌ＝24）の
乗算器、２２はbmレジスタ１４からその保持内
容bmをロードし、ｙシフトレジスタ１８からの
シリアル出力ビツトY′kとの間で制御トリガパル
スCLK３に応じて乗算を行なう１×ｌビツト
（ｌ＝24）の乗算器である。乗算器２１，２２は、
１回の乗算動作毎にその結果の最下位ビツト
LSBを出力するようになつている。乗算器２１，
２２は、例えば米国AMD社の25LS14（１×８ビ
ツト乗算器）をそれぞれ３個用いて構成されてい
る。

２３，２４は図示せぬカウンタを内蔵し、制御
トリガパルスCLK２，CLK３を発生する制御ブ
ロツク（DELAY）である。制御ブロツク２３，
２４はレジスタ１５，１６からae、beをロード
し、その値を基本クロツク信号CLKによりカウ
ントダウンして“０”となつた後、同クロツク信
号CLKに同期した制御トリガパルスCLK２，
CLK３をｋ＋ｌ回（ｋ＝24、ｌ＝24）発生する
ようになつている。制御ブロツク２３からの制御
トリガパルスCLK２はｘシフトレジスタ１７お
よび乗算器２１に供給され、制御ブロツク２４か
らの制御トリガパルスCLK３はｙシフトレジス
タ１８および乗算器２２に供給される。また２５
は制御トリガパルスCLK１を発生する制御ブロ
ツク（DELAY）である。制御ブロツク２５は、
所定値ｍ−ｑを内部に保持しており、動作開始に
よりｍ−ｑを内部のカウンタ（図示せず）にロー
ドし、その値を基本クロツク信号CLKによりカ
ウントダウンして“０”となつた後、同クロツク
信号CLKに同期した制御トリガパルスCLK１を
ｐ＋ｑ回発生するようになつている。ｍは前記し
たように、基準点から小数点までのビツト数を示
しており、例えば５１である。またｐ、ｑは、外
部から定数項として与えられるｅのそれぞれ整数
部、小数部のビツト数である。この実施例ではｐ
＝40、ｑ＝８である。

２６は外部から予め定数項として与えられるｅ
をラツチし、その内容を制御トリガパルスCLK
１に応じて下位方向にシフトするｅシフトレジス
タである。ｅシフトレジスタ２６のシリアル出力
ビツトEiは同レジスタ２６のMSB、およびタイ
ミング補正用のフリツプフロツプ(L)２７に供給さ
れる。

３１は乗算器２１のシリアル出力ビツトAX′j
およびフリツプフロツプ２７の出力ビツトE′iの
加算を行なう１ビツト加算器（ADD）、３２は加
算器３１の加算結果R¹ _lを保持するタイミング補
正用のフリツプフロツプ(L)である。また３３は乗
算器２２のシリアル出力ビツトBY′kを保持する
タイミング補正用のフリツプフロツプ(L)、３４は
フリツプフロツプ３２，３３の各出力ビツトを加
算する１ビツト加算器（ADD）、３５は演算結果
ｕをラツチするｐ＋ｑビツト（ｐ＋ｑ＝48）のｕ
シフトレジスタである。ｕシフトレジスタ３５に
は加算器３４の加算結果R² _nがそのMSBよりシリ
アル入力される。

次にこの発明の一実施例の動作を第３図のタイ
ミングチヤートを参照して説明する。なお、第３
図において、Ti（ｉ＝１、２、…98）はクロツク
サイクルを、RDYは第１図のマトリクス乗算器
の状態を示すステータス信号を、そしてD1、
D2、D3は、制御ブロツク２３，２４，２５にロ
ードされた値（ae、be、ｍ−ｑ）の変化を示す。

第１図のマトリクス乗算器では、各ｘ、ｙの組
に対するｕの算出に先だつて、外部（上位プロセ
ツサ）からam、ae、bm、be、ｅが順次与えられ
る。そしてamはamレジスタ１３に、aeはaeレジ
スタ１５にそれぞれセツトされる。またbmはbm
レジスタ１４に、beはbeレジスタ１６に、そし
てｅはｅシフトレジスタ２６に、それぞれセツト
される。この後は、ｘ、ｙの組だけが外部から順
次与えられ、座標変換が連続的に行なわれる。

さて、第１図のマトリクス乗算器の動作は、新
たなｘ、ｙレジスタ１１，１２にセツトされて図
示せぬステータス回路のステータス信号RDYが
Highレベルとなることにより始まる（T1）。最
初に、amレジスタ１３内のamが乗算器２１に、
bmレジスタ１４内のbmが乗算器２２に、aeレジ
スタ１５内のaeが制御ブロツク２３（の図示せ
ぬカウンタ）に、beレジスタ１６内のbeが制御
ブロツク２４（の図示せぬカウンタ）に、ｘレジ
スタ１１内のｘがｘシフトレジスタ１７に、そし
てｙレジスタ１２内のｙがｙシフトレジスタ１８
に、それぞれロードされる（T2）。また、この
T2においては、ｘレジスタ１１内のｘのサイン
ビツトＳがフリツプフロツプ１９に、ｙレジスタ
１２内のｙのサインビツトＳがフリツプフロツプ
２０に、それぞれロードされる。更にT2におい
ては、制御ブロツク２５内に保持されているｍ−
ｑがブロツク２５内の図示せぬカウンタにロード
される。しかして制御ブロツク２３，２４，２５
は、ロードされた値が“０”になるまで基本クロ
ツク信号CLKによりカウントダウンを行なう。
この実施例では、ae＝０、be＝41、ｍ−ｑ＝51
−８＝43である。したがつて、制御ブロツク２４
ではT3〜T44の間、制御ブロツク２５ではT3〜
T46の間カウントダウンが行なわれる。なお、制
御ブロツク２３においてはae＝０であるため、
カウントダウンは行なわれない。この操作は、第
２図で小数点の桁合せを行なう処理に相当する。

制御ブロツク２３，２４，２５は、カウントダ
ウン動作により上記ロードした値が“０”となる
と、その時より制御トリガパルスCLK１，CLK
２，CLK３を発生する。具体的には、制御ブロ
ツク２３，２４，２５は、基本クロツク信号
CLKのパルス列をそのまま制御トリガパルス
CLK１，CLK２，CLK３として出力する。な
お、制御ブロツク２３は、ae＝０であるため、
T3より制御トリガパルスCLK２を発生すること
になる。

制御ブロツク２３からの制御トリガパルス
CLK２はｘシフトレジスタ１７および乗算器２
１に供給される。これによりｘシフトレジスタ１
７は下位方向へのシフト動作（右シフト動作）を
開始する。ｘシフトレジスタ１７のLSBからの
シリアル出力ビツトX′jは乗算器２１に供給され
る。乗算器２１は、制御ブロツク２３からの制御
トリガパルスCLK２に応じてamレジスタ１３の
内容amをロードし、同amとｘシフトレジスタ１
７からのX′jとの乗算を制御トリガパルスCLK２
に応じて行なう。そして乗算器２１は、その積の
LSB（AX′j）を出力する。このAX′jは、周知の
ように、前回出力したAX′j−１の上位に位置す
るビツト列と、今回の１×ｌビツト乗算結果を示
すビツト列との加算結果のLSBである。即ち乗
算器２１においては、上記の加算結果が得られる
と１ビツト右シフトされ、そのシリアル出力ビツ
トがAX′jとして用いられ、残りビツトが次の１
×ｌビツト乗算結果との加算用の内部保持され
る。なお、Ｘシフトレジスタ１７においては、制
御トリガパルスCLK２によりその保持内容が１
ビツト右シフトされると、そのMSBにはフリツ
プフロツプ１９の保持ビツト即ちサインビツトＳ
が入力される。

一方、制御ブロツク２４からの制御トリガパル
スCLK３はｙシフトレジスタ１８および乗算器
２２に供給される。これによりｙシフトレジスタ
１８は下位方向へのシフト動作（右シフト動作）
を開始する。ｙシフトレジスタ１８のLSBから
のシリアル出力ビツトY′kは乗算器２２に供給さ
れる。乗算器２２は、制御ブロツク２４からの制
御トリガパルスCLK３に応じてbmレジスタ１４
の内容bmをロードし、同bmとｙシフトレジスタ
１８からのY′kとの乗算を制御トリガパルスCLK
３に応じて行なう。そして乗算器２２は、その積
のLSB（BY′k）を出力する。

また、制御ブロツク２５からの制御トリガパル
スCLK１はｅシフトレジスタ２６に供給される。
これによりｅシフトレジスタ２６は下位方向への
シフト動作（右シフト動作）を開始する。ｅシフ
トレジスタ２６のLSBからのシリアル出力ビツ
トEiは、フリツプフロツプ２７に一時保持されて
タイミング調整が施され、E′iとして加算器３１
のＡ入力に供給される。加算器３１のＢ入力には
乗算器２１からのシリアル出力ビツトAX′jが供
給される。しかして加算器３１においてE′iと
AX′jとの加算が行なわれる。加算器３１の加算
結果R¹ _l（E′i＋AX′j）はフリツプフロツプ３２に
一時保持されてタイミング調整が施されて加算器
３４のＡ入力に供給される。加算器３４のＢ入力
には、乗算器２２からのシリアル出力ビツト
BY′kがフリツプフロツプ３３に一度保持されて
タイミング調整が施された後に供給される。しか
して加算器３４ではR¹ _lとBY′kとの加算が行なわ
れる。加算器３４の加算結果R² _n（E′i＋AX′j＋
BY′k）はｕシフトレジスタ３５のMSBにシリア
ル入力される。

以上の動作が繰返し行なわれ、加算器３４の加
算結果R² _nのｕシフトレジスタ３５へのシリアル
入力がｐ＋ｑ（＝48）回繰返されると、そのとき
のｕシフトレジスタ３５の内容が求めるｕ（＝
ａ・ｘ＋ｂ・ｙ＋ｅ）となる。なお、この実施例
では、ｕシフトレジスタ３５に求められたｕでは
なく、その上位ｐ（＝40）ビツト即ち整数部のデ
ータu′が求める結果として用いられる。即ちこの
実施例では、小数部のｑ（＝８）ビツトは、演算
の精度を向上するために用いられる。

さて、ｅシフトレジスタ２６のLSBからのシ
リアル出力ビツトEiは、同レジスタ２６のMSB
にも入力される。即ちｅシフトレジスタ２６は制
御トリガパルスCLK１に応じて回転シフトする
ようになつている。したがつて制御ブロツク２５
からのｐ＋ｑ（＝48）発の制御トリガパルスCLK
１により、ｅシフトレジスタ２６においてｐ＋ｑ
回の回転シフトが行なわれると、その時の内容は
ｅとなる。この場合、次のｘ、ｙの組の演算にお
いて、ｅを改めてｅシフトレジスタ２６にセツト
する必要がなくなる。勿論、ｅを保持する（ae
レジスタ１５、beレジスタ１６と同様の）ｅレ
ジスタを設け、必要に応じてｅレジスタからｅシ
フトレジスタ２６にロードするようにしてもよ
い。

上述したように、この実施例によれば第１図の
マトリクス乗算器を用いることにより、ｕ（＝
ａ・ｘ＋ｂ・ｙ＋ｅ）を算出することができる。
また第１図のマトリクス乗算器をｖ（＝ｃ・ｘ＋
ｄ・ｙ＋ｆ）算出に用いることも可能である。こ
の場合、amレジスタ１３をcmラツチ用、bmレ
ジスタ１４をdmラツチ用、aeレジスタ１５をce
ラツチ用、beレジスタ１６をdeラツチ用、ｅシ
フトレジスタ２６をｆラツチ用にそれぞれ用いれ
ばよい。同様に、乗算器２１をcmとｘとの乗算
用、乗算器２２をdmとｙとの乗算用とに用い、
ｕシフトレジスタ３５をｖラツチ用に用いればよ
い。この場合、ｖ算出の動作については、前記し
たｕ算出の動作説明においてａ、ｂ、ｅ、ｕを
ｃ、ｄ、ｆ、ｖと読替えられたい。また第１図の
マトリクス乗算器をｕ算出用とｖ算出用に２台設
けることにより、ｕ、ｖを並行して求めることも
可能である。この場合、ｘレジスタ１１およびｙ
レジスタ１２の組は１組でもよい。また、第１図
のマトリクス乗算器をｕとｖ算出用に交互に用い
ることも可能である。但し、この場合には、am
レジスタ１３、bmレジスタ１４、aeレジスタ１
５、beレジスタ１６、ｅシフトレジスタ２６へ
のデータ設定を、ｕまたはｖを求める際にその都
度行なう必要がある。

なお、この発明によるマトリクス乗算器は、図
形処理の座標変換に限らず、一般に(1)式で表わせ
るような演算式における行ベクトルと列ベクトル
との乗算に適用可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、ａ、
ｂ、ｅ（ａ、ｂは定数項であり実数、ｅは定数項
であり固定小数点数）の３つの要素からなる行ベ
クトルと、ｘ、ｙ、１（ｘ、ｙは変数項であり整
数）の３つの要素から成る列ベクトルとの積であ
るａ・ｘ＋ｂ・ｙ＋ｅで示される積和演算が簡単
なハードウエア構成で高速に行なえる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマトリクス
乗算器のブロツク構成図、第２図はこの発明の原
理を説明する図、第３図は動作を説明するための
タイミングチヤートである。 １１……ｘレジスタ、１２……ｙレジスタ、１
３……amレジスタ、１４……bmレジスタ、１７
……ｘシフトレジスタ、１８……ｙシフトレジス
タ、２１，２２……乗算器、２３〜２５……制御
ブロツク、２６……ｅシフトレジスタ、３１，３
４……加算器、３５……ｕシフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ am×2^ae-m、bm×2^be-mで表わされる定数項
   ａ、ｂ（am、bmは２の補数で表わされるｌビツ
   トの整数、ae、be、ｍは０≦ae、be≦ｍを満た
   す整数）および定数項ｅ（ｅは２の補数で表わさ
   れる整数部ｐビツト、小数部ｑビツトの固定小数
   点数）の３つの要素から成る行ベクトルと変数項
   ｘ、ｙ（ｘ、ｙは２の補数で表わされるｋビツト
   の整数）および固定値１の３つの要素から成る列
   ベクトルとの積であるａ・ｘ＋ｂ・ｙ＋ｅで示さ
   れる積和演算を行なうマトリクス乗算器であつ
   て、 上記amをラツチするamレジスタと、上記bm
   をラツチするbmレジスタと、動作開始により基
   本クロツク信号に応じてカウントを行ない、上記
   ｍとｑとの差だけカウントすると上記基本クロツ
   ク信号に同期した第１制御トリガパルスを繰返し
   発生する第１制御手段と、動作開始により上記基
   本クロツク信号に応じてカウントを行ない、上記
   aeだけカウントすると上記基本クロツク信号に
   同期した第２制御トリガパルスを繰返し発生する
   第２制御手段と、動作開始により上記基本クロツ
   ク信号に応じてカウントを行ない、上記beだけ
   カウントすると上記基本クロツク信号に同期した
   第３制御トリガパルスを繰返し発生する第３制御
   手段と、上記ｅをラツチし、その内容を上記第１
   制御手段からの上記第１制御トリガパルスに応じ
   て下位方向にシフトする第１シフトレジスタと、
   上記ｘをラツチし、その内容を上記第２制御手段
   からの上記第２制御トリガパルスに応じて下位方
   向にシフトする第２シフトレジスタと、上記ｙを
   ラツチし、その内容を上記第３制御手段からの上
   記第３制御トリガパルスに応じて下位方向にシフ
   トする第３シフトレジスタと、上記第２シフトレ
   ジスタからのシリアル出力ビツトと上記amレジ
   スタの内容との乗算を上記第２制御手段からの上
   記第２制御トリガパルスに応じて実行する１×ｌ
   ビツトの第１乗算器と、上記第３シフトレジスタ
   からのシリアル出力ビツトと上記bmレジスタの
   内容との乗算を上記第３制御手段からの上記第３
   制御トリガパルスに応じて実行する１×ｌビツト
   の第２乗算器と、上記第１および第２乗算器から
   １回の乗算動作毎にそれぞれ出力される乗算結果
   の最下位ビツトと上記第１シフトレジスタからの
   シリアル出力ビツトとの加算を行なう加算手段
   と、を具備することを特徴とするマトリクス乗算
   器。 ２ 上記第１制御手段が上記第１制御トリガパル
   スをｐ＋ｑ回発生し、上記第２制御手段が上記第
   ２制御トリガパルスをｋ＋ｌ回発生し、上記第３
   制御手段が上記第３制御トリガパルスをｋ＋ｌ回
   発生することを特徴とする特許請求の範囲第１項
   記載のマトリクス乗算器。