JPH0337305B2 - - Google Patents
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- Publication number
- JPH0337305B2 JPH0337305B2 JP60241873A JP24187385A JPH0337305B2 JP H0337305 B2 JPH0337305 B2 JP H0337305B2 JP 60241873 A JP60241873 A JP 60241873A JP 24187385 A JP24187385 A JP 24187385A JP H0337305 B2 JPH0337305 B2 JP H0337305B2
- Authority
- JP
- Japan
- Prior art keywords
- multilayer wiring
- integrated circuit
- wiring board
- solder
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/60—Seals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、混成集積回路装置の製造方法に関す
る。
る。
［発明の技術的背景とその問題点］
従来より、混成集積回路装置を製造する方法と
して、第４図の工程図に示すような方法が知られ
ている。
して、第４図の工程図に示すような方法が知られ
ている。
すなわちこの方法では、まずアルミナ等のセラ
ミツク多層配線基板を形成する第１の工程と、こ
の多層配線基板上のシールリングパターン（気密
封止用の金属製キヤツプを装着するための導体パ
ターン）上にフラツクスを用いて予備半田し洗浄
する第２の工程と、チツプ部品を多層配線基板の
所定位置に接着剤によりマウントし、ボンデイン
グする第３の工程と、電気的機能検査を行う第４
の工程と、第２の工程で形成された予備半田上に
金属製キヤツプを装着しフローする第５の工程
と、前記金属製キヤツプに設けられたガス穴を不
活性雰囲気中で半田で塞ぎ、気密封止する第６の
工程とを順次経て混成集積回路が製造されてい
た。
ミツク多層配線基板を形成する第１の工程と、こ
の多層配線基板上のシールリングパターン（気密
封止用の金属製キヤツプを装着するための導体パ
ターン）上にフラツクスを用いて予備半田し洗浄
する第２の工程と、チツプ部品を多層配線基板の
所定位置に接着剤によりマウントし、ボンデイン
グする第３の工程と、電気的機能検査を行う第４
の工程と、第２の工程で形成された予備半田上に
金属製キヤツプを装着しフローする第５の工程
と、前記金属製キヤツプに設けられたガス穴を不
活性雰囲気中で半田で塞ぎ、気密封止する第６の
工程とを順次経て混成集積回路が製造されてい
た。
ところでこの方法では、チツプ部品をマウント
する際に使用する接着剤を硬化するため多層配線
基板を加熱する必要がある。例えばエポキシ系接
着剤では150〜160℃で１〜３時間の加熱が必要で
ある。またチツプ部品と多層配線基板との電気的
接続を形成するためのワイヤーボンデイングする
ときにも基板を120〜150℃に加熱する必要があ
る。さらに電気的機能検査の工程でも混成集積回
路装置の消費力が大きいものの場合には発熱が生
じる。このように加熱や発熱によつて基板の温度
がかなり上昇し、そのため、予備半田層が酸化さ
れて気密封止不良をまねき、歩留りの低下をきた
していた。またシールリングパターンと半田とが
高温で拡散反応をおこすため接合部分の強度が不
十分となつて混成集積回路装置の信頼性が低下す
るという問題があつた。
する際に使用する接着剤を硬化するため多層配線
基板を加熱する必要がある。例えばエポキシ系接
着剤では150〜160℃で１〜３時間の加熱が必要で
ある。またチツプ部品と多層配線基板との電気的
接続を形成するためのワイヤーボンデイングする
ときにも基板を120〜150℃に加熱する必要があ
る。さらに電気的機能検査の工程でも混成集積回
路装置の消費力が大きいものの場合には発熱が生
じる。このように加熱や発熱によつて基板の温度
がかなり上昇し、そのため、予備半田層が酸化さ
れて気密封止不良をまねき、歩留りの低下をきた
していた。またシールリングパターンと半田とが
高温で拡散反応をおこすため接合部分の強度が不
十分となつて混成集積回路装置の信頼性が低下す
るという問題があつた。
このため前述の多層配線基板上への予備半田の
工程をチツプ部品のマウント、ボンデイング工程
および電気的機能検査の工程等の加熱発熱工程の
終了後に行なうことも検討されている。
工程をチツプ部品のマウント、ボンデイング工程
および電気的機能検査の工程等の加熱発熱工程の
終了後に行なうことも検討されている。
しかしながらこの方法においては、多層配線基
板上のシーリングに半田をつける際、半田ボール
が飛翔してチツプ部品上に付着し、チツプ部品の
不良をひきおこすおそれがあつた。また予備半田
の工程がチツプ部品のマウント後では基板表面の
チツプ部品の凹凸により半田のフラツクスが洗浄
しきれず、残査が残るので、混成集積回路装置の
信頼性が著しく低下するという問題もあつた。
板上のシーリングに半田をつける際、半田ボール
が飛翔してチツプ部品上に付着し、チツプ部品の
不良をひきおこすおそれがあつた。また予備半田
の工程がチツプ部品のマウント後では基板表面の
チツプ部品の凹凸により半田のフラツクスが洗浄
しきれず、残査が残るので、混成集積回路装置の
信頼性が著しく低下するという問題もあつた。
［発明の目的］
本発明はこのような問題を解消するためなされ
たもので、半田ボールの飛翔がなく、またフラツ
クス残査のない混成集積回路装置の製造方法を提
供することを目的とする。
たもので、半田ボールの飛翔がなく、またフラツ
クス残査のない混成集積回路装置の製造方法を提
供することを目的とする。
［発明の概要］
本発明方法は多層配線基板上にチツプ部品をマ
ウント、ボンデイングし、電気的機能検査後にチ
ツプ部品全体を気密封止して混成集積回路装置を
製造するにあたり、前記チツプ部品のマウント、
ボンデイング工程および電気的機能検査の工程終
了後に、多層配線基板上にフラツクスを含まない
半田シートと金属製キヤツプとを順に設置し還元
雰囲気中で半田リフローし金属製キヤツプを基板
上に固定して気密封止することを特徴としてい
る。
ウント、ボンデイングし、電気的機能検査後にチ
ツプ部品全体を気密封止して混成集積回路装置を
製造するにあたり、前記チツプ部品のマウント、
ボンデイング工程および電気的機能検査の工程終
了後に、多層配線基板上にフラツクスを含まない
半田シートと金属製キヤツプとを順に設置し還元
雰囲気中で半田リフローし金属製キヤツプを基板
上に固定して気密封止することを特徴としてい
る。
［発明の実施例］
次に本発明の実施例について図面を用いて説明
する。
する。
第１図は本発明方法の一実施例を示す工程図、
第２図は製造の一過程を示す斜視図、第３図は本
発明方法により製造された混成集積回路装置の断
面図を示す。
第２図は製造の一過程を示す斜視図、第３図は本
発明方法により製造された混成集積回路装置の断
面図を示す。
この実施例では、まず多層配線基板１を形成し
（第１の工程）、この多層配線基板１上のダイボン
デイングパツド２にエポキシ系接着剤３を介して
チツプ部品４をおマウントするとともにチツプ部
品４と多層配線基板１上のワイヤボンデイングパ
ツド５５とをAuあるいはAlからなるワイヤ６に
よりボンデイングする（第２の工程）。
（第１の工程）、この多層配線基板１上のダイボン
デイングパツド２にエポキシ系接着剤３を介して
チツプ部品４をおマウントするとともにチツプ部
品４と多層配線基板１上のワイヤボンデイングパ
ツド５５とをAuあるいはAlからなるワイヤ６に
よりボンデイングする（第２の工程）。
次いで電気的機能検査を行い（第３の工程）、
その後に多層配線基板１にメタライズ形成された
シールリング７（金属製キヤツプ取付け用の導体
パターン）の上にフラツクスの混入していない半
田シート８と金属製キヤツプ９とを順に重ね、還
元雰囲気加熱チヤンバ１４内に入れて半田をリフ
ローし、金属製キヤツプ９を基板上に固定する
（第４の工程）。次いで金属製キヤツプ９に設けら
れたガス穴１０を不活性雰囲気中でフラツクスレ
ス半田１１で塞ぎ気密封止する（第５の工程）。
その後に多層配線基板１にメタライズ形成された
シールリング７（金属製キヤツプ取付け用の導体
パターン）の上にフラツクスの混入していない半
田シート８と金属製キヤツプ９とを順に重ね、還
元雰囲気加熱チヤンバ１４内に入れて半田をリフ
ローし、金属製キヤツプ９を基板上に固定する
（第４の工程）。次いで金属製キヤツプ９に設けら
れたガス穴１０を不活性雰囲気中でフラツクスレ
ス半田１１で塞ぎ気密封止する（第５の工程）。
なお図中符号１２、コンデンサーあるいはレジ
スター等の受動チツプ部品で、１３は混成集積回
路装置の入出力端子である。
スター等の受動チツプ部品で、１３は混成集積回
路装置の入出力端子である。
このようにして製造した混成集積回路装置に
は、半田ボールの飛翔がなく、またフラツクス残
査もないので混成集積回路装置の信頼性が向上す
る。
は、半田ボールの飛翔がなく、またフラツクス残
査もないので混成集積回路装置の信頼性が向上す
る。
［発明の効果］
以上説明したように金属製キヤツプを半田にて
基板に固定する工程を、加熱工程後に、しかも還
元雰囲気中で行なうので半田の酸化が生じること
がなく、半田ボールの飛翔も起こりにくいので歩
留りが向上する。またフラツクスを使用しないの
で、面倒な洗浄工程が省略でき、工数の削減がで
きるとともにフラツクス残査による信頼性低下を
防ぐことができる。
基板に固定する工程を、加熱工程後に、しかも還
元雰囲気中で行なうので半田の酸化が生じること
がなく、半田ボールの飛翔も起こりにくいので歩
留りが向上する。またフラツクスを使用しないの
で、面倒な洗浄工程が省略でき、工数の削減がで
きるとともにフラツクス残査による信頼性低下を
防ぐことができる。
第１図は本発明方法を示す工程図、第２図は製
造における一過程を示す斜視図、第３図は本発明
により製造された混成集積回路装置の断面図、第
４図は従来方法を示す工程図である。 １……多層配線基板、３……接着剤、４……チ
ツプ部品、７……シールリング、８……フラツク
スレス半田シート、９……金属製キヤツプ、１０
……ガス穴、１４……還元雰囲気加熱チヤンバ。
造における一過程を示す斜視図、第３図は本発明
により製造された混成集積回路装置の断面図、第
４図は従来方法を示す工程図である。 １……多層配線基板、３……接着剤、４……チ
ツプ部品、７……シールリング、８……フラツク
スレス半田シート、９……金属製キヤツプ、１０
……ガス穴、１４……還元雰囲気加熱チヤンバ。
Claims (1)
- １ 多層配線基板上にチツプ部品をマウント、ボ
ンデイングし、電気的機能検査後にチツプ部品全
体を気密封止して混成集積回路装置を製造するに
あたり、前記チツプ部品のマウント、ボンデイン
グ工程および電気的機能検査の工程終了後に、多
層配線基板上にフラツクスを含まない半田シート
と金属製キヤツプとを順に設置し還元雰囲気中で
半田リフローし金属製キヤツプを基板上に固定し
て気密封止することを特徴とする混成集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241873A JPS62102546A (ja) | 1985-10-29 | 1985-10-29 | 混成集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241873A JPS62102546A (ja) | 1985-10-29 | 1985-10-29 | 混成集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102546A JPS62102546A (ja) | 1987-05-13 |
| JPH0337305B2 true JPH0337305B2 (ja) | 1991-06-05 |
Family
ID=17080796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241873A Granted JPS62102546A (ja) | 1985-10-29 | 1985-10-29 | 混成集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62102546A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3397313B2 (ja) | 1999-12-20 | 2003-04-14 | 富士通株式会社 | 半導体装置の製造方法及び電子部品の実装方法 |
-
1985
- 1985-10-29 JP JP60241873A patent/JPS62102546A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62102546A (ja) | 1987-05-13 |
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