JPH0337857B2 - - Google Patents
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- Publication number
- JPH0337857B2 JPH0337857B2 JP61275705A JP27570586A JPH0337857B2 JP H0337857 B2 JPH0337857 B2 JP H0337857B2 JP 61275705 A JP61275705 A JP 61275705A JP 27570586 A JP27570586 A JP 27570586A JP H0337857 B2 JPH0337857 B2 JP H0337857B2
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- Japan
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- layer
- substrate
- insulating resin
- resin layer
- plasma
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
〔概要〕
多層構造の配線を必要とする半導体LSIの配線
方法において、層間絶縁層の形成を２層に分け、
下地層を基板損傷の少ない化学気相成長（CVD）
法等による通常の無機質絶縁層を形成し、その上
に絶縁樹脂層を塗布し、この樹脂層のプラズマ加
熱処理による硬化、平坦下方法を提供する。これ
により、クラツクの発生のない滑らかな樹脂層が
得られ、微細化の可能な平坦化された層間絶縁層
が形成できる。 〔産業上の利用分野〕 本発明は半導体装置の多層配線方法に関する。 近年、化合物半導体LSI等の配線層を多層化
し、デバイスの集積化、多機能化、高性能化に対
処している。 多層配線は固定配線の他に、例えば、ゲートア
レイのように最上層の配線で機能を選択して所望
のデバイスを形成している場合もある。 〔従来の技術〕 第２図１〜５は従来例による多層配線方法を説
明する断面図である。 第２図１において、基板１上に素子形成層２を
成長し、素子形成領域を画定する絶縁層よりなる
素子分離領域３を形成し、素子形成領域に電界効
果トランジスタ（FET）を形成する。Ｇ，Ｓ，
ＤはそれぞれFETのゲート、ソース、ドレイン
電極である。 ４はソース、ドレイン電極の下側に形成された
電極金属と半導体との合金層である。 つぎに、素子分離領域３上に第１層目配線層５
を形成する。 第２図２において、CVD法を用いて、第１層
目配線層５を覆つて基板上に層間絶縁層６を形成
する。 第２図３において、通常のリソグラフイを用い
て、層間絶縁層６にコンタクト孔を開口する。 第２図４において、コンタクト孔を覆つて、層
間絶縁層６上に第２層目配線層７を基板全面に被
着する。 第２図５において、通常のリソグラフイを用い
て、第２層目配線層７をパターニングする。 以上のような多層配線方法では、層間絶縁層６
は凹凸を生じ、後工程のリソグラフイの精度がわ
るくなる。また、その凹部（図示のＡ部）に被着
した金属（第２層目配線７）をパターニングの際
のイオンミリングで除去し難いという欠点があ
る。 すなわち、従来の多層配線技術は上下の配線層
の接続に際し、層間絶縁層に開けられたコンタク
ト孔周縁での断線や、層間絶縁層の凹凸のために
上層配線層の断線、あるいは上下配線層間の短絡
等が生じ、これらを防止するため層間絶縁層の平
坦化が必要となつた。 このために、段差被覆のよい成膜技術が発達し
ているが、素子にあたえる損傷等が問題となる場
合もある。 段差被覆のよい成膜技術として、DCバイアス
スパツタ法や、樹脂塗布による平坦化が試みられ
ている。 〔発明が解決しようとする問題点〕 多層配線構造の層間絶縁層を平坦化するための
従来方法として、 DCバイアスパツタ法は、成膜中に逆バイアス
がかかり、被着されてゆく被膜の突出した部分を
滑らかにスパツタエツチする方法で、基板全面を
平坦化する。この場合は基板に多少のイオン損傷
が入るため、化合物半導体装置のプロセスのよう
に高温プロセスのない場合はこの損傷を十分にア
ニールアウトすることはできない。 また、樹脂塗布による方法は、基板表面を平坦
化するために十分な厚さを塗布すると、樹脂の熱
硬化の際クラツクが入りやすいため、何度かに分
けて塗布していた。 このようにしても、樹脂層は厚くなると樹脂の
硬化にともないクラツクが入りやすく、樹脂の硬
化方法は非常に難しいものであつた。 〔問題点を解決するための手段〕 上記問題点の解決は、 (1) 基板上に配線層を形成し、該配線層を覆つて
該基板上に絶縁層を形成する工程と、該絶縁層
上に絶縁樹脂を塗布して該基板表面をほぼ平坦
化した絶縁樹脂層を被着する工程と、該基板を
プラズマ中に置き該絶縁樹脂層のエツチバツク
を行う工程と、次いで該基板を昇温させプラズ
マ中で該絶縁樹脂層を硬化およびフローさせる
工程とを有する多層配線方法、あるいは (2) 前記絶縁樹脂層がシリコンを含む樹脂である
ことを特徴とする前記(1)１項記載の多層配線方
法、あるいは (3) 前記エツチバツクを行う工程と前記硬化およ
びリフローさせる工程が、該基板を室温で四弗
化炭素と酸素のプラズマ中に置き該絶縁樹脂層
のエツチバツクを行い、次いで該基板を昇温さ
せ昇温時に四弗化炭素と窒素のプラズマ中で該
絶縁樹脂層を硬化させ、次いで該基板を窒素プ
ラズマ中で高温に保持して該絶縁樹脂層のリフ
ローと同時に表面の硬化を行い、次いで該基板
を真空中で降温する連続過程を有する前記(1)記
載の多層配線方法により達成される。 〔作用〕 本発明は層間絶縁層を２層に分け、下地層には
基板損傷の少ないCVD法等による絶縁層を被着
し、その上に絶縁樹脂層を塗布して概ね平坦化し
た後、室温における四弗化炭素（CF4）と酸素
（O2）による膜厚制御エツチバツクと、基板昇温
時にはCF4とO2に窒素（N2）を加え、基板高温
時にはN2プラズマによる加熱リフローを行い、
滑らかな平坦面を形成するものである。 以上のプロセスは１工程中の雰囲気ガスを変
え、プラズマイオン種を変えることにより、樹脂
表面よりエツチバツクして膜厚制御を行い、つい
で基板加熱によりリフローする樹脂表面をN2プ
ラズマにより硬化させ、これにより樹脂表面は極
めて滑らかなガラス状となり、クラツクの発生は
防止できる。 〔実施例〕 第１図１〜６は本発明による多層配線方法を説
明する断面図である。 第１図１において、基板１上に素子形成層２を
成長し、素子形成領域を画定する絶縁層よりなる
素子分離領域３を形成し、素子形成領域にFET
を形成する。Ｇ，Ｓ，ＤはそれぞれFETのゲー
ト、ソース、ドレイン電極である。 素子分離領域３は酸素イオン（0+）を注入して
形成する。 ４はソース、ドレイン電極の下側に形成された
電極金属と半導体との合金層である。 つぎに、素子分離領域３上に第１層目配線層５
を形成する。 第１図２において、CVD法を用いて、第１層
目配線層５を覆つて基板上に層間絶縁層の下地層
の絶縁層６Ａとしてシリコンオキシナイトライド
（酸化窒化珪素、SiON）層を形成する。 さらに、その上に絶縁樹脂層６Ｂとして、シリ
コン樹脂、例えばPMSS樹脂を基板がほぼ平坦化
する厚さに塗布する。 つぎに、後述の第３図で説明するプラズマ加熱
処理を行い、絶縁樹脂層６Ｂの膜厚制御と表面の
平坦化を行う。 第１図３において、通常のリソグラフイを用い
て、レジストパターン８をマスクにしてエツチン
グし、層間絶縁層６Ａと６Ｂにコンタクト孔を開
口する。 第１図４において、コンタクト孔を埋め込ん
で、レジストパターン８上に接続用の導電層９と
して、例えばチタン−白金−金（Ti−Pt−Au）
層を基板全面に被着する。 ついで、レジストパターン８上の導電層９をリ
フトオフする。 第１図５において、基板全面に絶縁層として
SiON層１０を被着する。 第１図６において、同様にリフトオフ法を用い
て、SiON層１０にコンタクト孔を開口して導電
層９を露出し、第２層目に配線層７を形成する。 以上のような多層配線方法では、層間絶縁層は
平坦化され、後工程のリゾグラフイの精度が向上
する。 つぎに、絶縁樹脂層のプラズマ加熱処理につい
て説明する。 第３図はプラズマ加熱処理の各プロセスに対す
る基板温度と経過時間の関係図である。 図において、プラズマ加熱処理の一連の各プロ
セスはつぎのとおりである。
方法において、層間絶縁層の形成を２層に分け、
下地層を基板損傷の少ない化学気相成長（CVD）
法等による通常の無機質絶縁層を形成し、その上
に絶縁樹脂層を塗布し、この樹脂層のプラズマ加
熱処理による硬化、平坦下方法を提供する。これ
により、クラツクの発生のない滑らかな樹脂層が
得られ、微細化の可能な平坦化された層間絶縁層
が形成できる。 〔産業上の利用分野〕 本発明は半導体装置の多層配線方法に関する。 近年、化合物半導体LSI等の配線層を多層化
し、デバイスの集積化、多機能化、高性能化に対
処している。 多層配線は固定配線の他に、例えば、ゲートア
レイのように最上層の配線で機能を選択して所望
のデバイスを形成している場合もある。 〔従来の技術〕 第２図１〜５は従来例による多層配線方法を説
明する断面図である。 第２図１において、基板１上に素子形成層２を
成長し、素子形成領域を画定する絶縁層よりなる
素子分離領域３を形成し、素子形成領域に電界効
果トランジスタ（FET）を形成する。Ｇ，Ｓ，
ＤはそれぞれFETのゲート、ソース、ドレイン
電極である。 ４はソース、ドレイン電極の下側に形成された
電極金属と半導体との合金層である。 つぎに、素子分離領域３上に第１層目配線層５
を形成する。 第２図２において、CVD法を用いて、第１層
目配線層５を覆つて基板上に層間絶縁層６を形成
する。 第２図３において、通常のリソグラフイを用い
て、層間絶縁層６にコンタクト孔を開口する。 第２図４において、コンタクト孔を覆つて、層
間絶縁層６上に第２層目配線層７を基板全面に被
着する。 第２図５において、通常のリソグラフイを用い
て、第２層目配線層７をパターニングする。 以上のような多層配線方法では、層間絶縁層６
は凹凸を生じ、後工程のリソグラフイの精度がわ
るくなる。また、その凹部（図示のＡ部）に被着
した金属（第２層目配線７）をパターニングの際
のイオンミリングで除去し難いという欠点があ
る。 すなわち、従来の多層配線技術は上下の配線層
の接続に際し、層間絶縁層に開けられたコンタク
ト孔周縁での断線や、層間絶縁層の凹凸のために
上層配線層の断線、あるいは上下配線層間の短絡
等が生じ、これらを防止するため層間絶縁層の平
坦化が必要となつた。 このために、段差被覆のよい成膜技術が発達し
ているが、素子にあたえる損傷等が問題となる場
合もある。 段差被覆のよい成膜技術として、DCバイアス
スパツタ法や、樹脂塗布による平坦化が試みられ
ている。 〔発明が解決しようとする問題点〕 多層配線構造の層間絶縁層を平坦化するための
従来方法として、 DCバイアスパツタ法は、成膜中に逆バイアス
がかかり、被着されてゆく被膜の突出した部分を
滑らかにスパツタエツチする方法で、基板全面を
平坦化する。この場合は基板に多少のイオン損傷
が入るため、化合物半導体装置のプロセスのよう
に高温プロセスのない場合はこの損傷を十分にア
ニールアウトすることはできない。 また、樹脂塗布による方法は、基板表面を平坦
化するために十分な厚さを塗布すると、樹脂の熱
硬化の際クラツクが入りやすいため、何度かに分
けて塗布していた。 このようにしても、樹脂層は厚くなると樹脂の
硬化にともないクラツクが入りやすく、樹脂の硬
化方法は非常に難しいものであつた。 〔問題点を解決するための手段〕 上記問題点の解決は、 (1) 基板上に配線層を形成し、該配線層を覆つて
該基板上に絶縁層を形成する工程と、該絶縁層
上に絶縁樹脂を塗布して該基板表面をほぼ平坦
化した絶縁樹脂層を被着する工程と、該基板を
プラズマ中に置き該絶縁樹脂層のエツチバツク
を行う工程と、次いで該基板を昇温させプラズ
マ中で該絶縁樹脂層を硬化およびフローさせる
工程とを有する多層配線方法、あるいは (2) 前記絶縁樹脂層がシリコンを含む樹脂である
ことを特徴とする前記(1)１項記載の多層配線方
法、あるいは (3) 前記エツチバツクを行う工程と前記硬化およ
びリフローさせる工程が、該基板を室温で四弗
化炭素と酸素のプラズマ中に置き該絶縁樹脂層
のエツチバツクを行い、次いで該基板を昇温さ
せ昇温時に四弗化炭素と窒素のプラズマ中で該
絶縁樹脂層を硬化させ、次いで該基板を窒素プ
ラズマ中で高温に保持して該絶縁樹脂層のリフ
ローと同時に表面の硬化を行い、次いで該基板
を真空中で降温する連続過程を有する前記(1)記
載の多層配線方法により達成される。 〔作用〕 本発明は層間絶縁層を２層に分け、下地層には
基板損傷の少ないCVD法等による絶縁層を被着
し、その上に絶縁樹脂層を塗布して概ね平坦化し
た後、室温における四弗化炭素（CF4）と酸素
（O2）による膜厚制御エツチバツクと、基板昇温
時にはCF4とO2に窒素（N2）を加え、基板高温
時にはN2プラズマによる加熱リフローを行い、
滑らかな平坦面を形成するものである。 以上のプロセスは１工程中の雰囲気ガスを変
え、プラズマイオン種を変えることにより、樹脂
表面よりエツチバツクして膜厚制御を行い、つい
で基板加熱によりリフローする樹脂表面をN2プ
ラズマにより硬化させ、これにより樹脂表面は極
めて滑らかなガラス状となり、クラツクの発生は
防止できる。 〔実施例〕 第１図１〜６は本発明による多層配線方法を説
明する断面図である。 第１図１において、基板１上に素子形成層２を
成長し、素子形成領域を画定する絶縁層よりなる
素子分離領域３を形成し、素子形成領域にFET
を形成する。Ｇ，Ｓ，ＤはそれぞれFETのゲー
ト、ソース、ドレイン電極である。 素子分離領域３は酸素イオン（0+）を注入して
形成する。 ４はソース、ドレイン電極の下側に形成された
電極金属と半導体との合金層である。 つぎに、素子分離領域３上に第１層目配線層５
を形成する。 第１図２において、CVD法を用いて、第１層
目配線層５を覆つて基板上に層間絶縁層の下地層
の絶縁層６Ａとしてシリコンオキシナイトライド
（酸化窒化珪素、SiON）層を形成する。 さらに、その上に絶縁樹脂層６Ｂとして、シリ
コン樹脂、例えばPMSS樹脂を基板がほぼ平坦化
する厚さに塗布する。 つぎに、後述の第３図で説明するプラズマ加熱
処理を行い、絶縁樹脂層６Ｂの膜厚制御と表面の
平坦化を行う。 第１図３において、通常のリソグラフイを用い
て、レジストパターン８をマスクにしてエツチン
グし、層間絶縁層６Ａと６Ｂにコンタクト孔を開
口する。 第１図４において、コンタクト孔を埋め込ん
で、レジストパターン８上に接続用の導電層９と
して、例えばチタン−白金−金（Ti−Pt−Au）
層を基板全面に被着する。 ついで、レジストパターン８上の導電層９をリ
フトオフする。 第１図５において、基板全面に絶縁層として
SiON層１０を被着する。 第１図６において、同様にリフトオフ法を用い
て、SiON層１０にコンタクト孔を開口して導電
層９を露出し、第２層目に配線層７を形成する。 以上のような多層配線方法では、層間絶縁層は
平坦化され、後工程のリゾグラフイの精度が向上
する。 つぎに、絶縁樹脂層のプラズマ加熱処理につい
て説明する。 第３図はプラズマ加熱処理の各プロセスに対す
る基板温度と経過時間の関係図である。 図において、プラズマ加熱処理の一連の各プロ
セスはつぎのとおりである。
以上説明したように本発明によれば、基板に損
傷をあたえないで、多層配線構造の基板を平坦化
でき、層間絶縁樹脂層のクラツクの発生を防止で
きる。
傷をあたえないで、多層配線構造の基板を平坦化
でき、層間絶縁樹脂層のクラツクの発生を防止で
きる。
第１図１〜６は本発明による多層配線方法を説
明する断面図、第２図１〜５は従来例による多層
配線方法を説明する断面図、第３図はプラズマ加
熱処理の各プロセスに対する基板温度と経過時間
の関係図、第４図はプラズマエツチング装置の構
成図、第５図は接続用の導電層を２段に分けて形
成する場合に、PMSS樹脂層を塗布し、この層に
コンタクト孔を開口した状態を示す断面図であ
る。 図において、１は基板、２は素子形成層、３は
素子分離領域、４は合金層、５は第１層目配線
層、６は層間絶縁層、６Ａは下地の絶縁層、６Ｂ
は絶縁樹脂層でPMSS樹脂層、７は第２層目配線
層、８はレジストパターン、９は接続用導電層で
Ti−Pt−Au層、１０は絶縁層でSiON層である。
明する断面図、第２図１〜５は従来例による多層
配線方法を説明する断面図、第３図はプラズマ加
熱処理の各プロセスに対する基板温度と経過時間
の関係図、第４図はプラズマエツチング装置の構
成図、第５図は接続用の導電層を２段に分けて形
成する場合に、PMSS樹脂層を塗布し、この層に
コンタクト孔を開口した状態を示す断面図であ
る。 図において、１は基板、２は素子形成層、３は
素子分離領域、４は合金層、５は第１層目配線
層、６は層間絶縁層、６Ａは下地の絶縁層、６Ｂ
は絶縁樹脂層でPMSS樹脂層、７は第２層目配線
層、８はレジストパターン、９は接続用導電層で
Ti−Pt−Au層、１０は絶縁層でSiON層である。
Claims (1)
- 【特許請求の範囲】 １ 基板上に配線層を形成し、該配線層を覆つて
該基板上に絶縁層を形成する工程と、 該絶縁層上に絶縁樹脂を塗布して該基板表面を
ほぼ平坦化した絶縁樹脂層を被着する工程と、 該基板をプラズマ中に置き該絶縁樹脂層のエツ
チバツクを行う工程と、 次いで該基板を昇温させプラズマ中で該絶縁樹
脂層を硬化およびリフローさせる工程 とを有することを特徴とする多層配線方法。 ２ 前記絶縁樹脂層がシリコンを含む樹脂である
ことを特徴とする特許請求の範囲第１項記載の多
層配線方法。 ３ 前記エツチバツクを行う工程と前記硬化およ
びリフローさせる工程が、 該基板を室温で四弗化炭素と酸素のプラズマ中
に置き該絶縁樹脂層のエツチバツクを行い、 次いで該基板を昇温させ昇温時に四弗化炭素と
酸素と窒素のプラズマ中で該絶縁樹脂層を硬化さ
せ、 次いで該基板を窒素プラズマ中で高温に保持し
て該絶縁樹脂層のリフローと同時に表面の硬化を
行い、 次いで該基板を真空中で降温する連続過程を有
することを特徴とする特許請求の範囲第１項記載
の多層配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275705A JPS63128730A (ja) | 1986-11-19 | 1986-11-19 | 多層配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275705A JPS63128730A (ja) | 1986-11-19 | 1986-11-19 | 多層配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128730A JPS63128730A (ja) | 1988-06-01 |
| JPH0337857B2 true JPH0337857B2 (ja) | 1991-06-06 |
Family
ID=17559216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275705A Granted JPS63128730A (ja) | 1986-11-19 | 1986-11-19 | 多層配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128730A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990005A (en) * | 1997-02-10 | 1999-11-23 | Nec Corporation | Method of burying a contact hole with a metal for forming multilevel interconnections |
| WO2000079586A1 (en) * | 1999-06-24 | 2000-12-28 | Hitachi, Ltd. | Production method for semiconductor integrated circuit device and semiconductor integrated circuit device |
-
1986
- 1986-11-19 JP JP61275705A patent/JPS63128730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128730A (ja) | 1988-06-01 |
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