JPS598427A - Ｄ−ａ変換回路及びｄ−ａ変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は量子化されたデジタル信号をアナログ信号に変
換するＤ−Ａ変換回路及びＤ−Ａ変換方法に関するもの
であり、特にデジタル・オーディオ・ディスク（ＤＡＤ
）やデジタル・オーディオ・テープ等の音響機器に使用
され、その歪率の低減と動作の高速化を目的とする。

一般に、ＤＡＤやデジタル・オーディオ・テープには、
アナログのオーディオ信号がサンプリングされ、その量
子化されたデジタル信号が記録される。再生には、記録
されたデジタル信号を取り出し、そのデジタル信号をア
ナログ信号に変換する。

従来、デジタル信号をアナログ信号に変換するもの−こ
、ラダー型抵抗回路等を用いて、重み付けした電気量、
例えば電流又は電圧等、を合成する方法がある。この方
法を利用するＤ−Ａ変換器では、非常に小さなレベルの
信号を再生する時に雑音が発生する。即ち、小さなレベ
ルを再生する場合、入力されるデジタル信号が０１１・
・・１１１″と′１００・・・０００″との間を絶えず
行き来するため、重み付けされた電気量を発生する抵抗
体がそのたびに切り換わるので、その抵抗体の誤差が雑
音となって現われるのである。更に、デジタル信号のビ
ット数が多くなり、高分解能が要求されるものでは、ラ
ダー型抵抗回路等の個々の抵抗を精密なトリミングに上
って、正確な値に調整する必要が有るため、技術的に難
しく、高分解能のＤ−Ａ変換器が高価格となる原因とな
っていた。

また、従来、積分方式によるＤＡ変換器は第１図の如く
形成されている。第１図に於いて、オペアンプ（１）と
コンデンサ（２）及び入力抵抗（３）によって積分器が
形成される。入力抵抗（３）には基準電位源（４）がス
イッチ手段（５）を介して接続され、コンデンサ（２）
の両端にもスイッチ手段（６）が設けられている。スイ
ッチ手段（５１（６）は制御回路（７）によってその開
閉が制御され、特に、スイ・リチ手段（５）の閉成時間
は、デジタル信号が印加された時間発生回路（８）によ
って、その印加されたデジタル信号の値に基いて作成さ
れる時間で決定される。即ち、先ず、スイッチ手段（６
）を閉成及び開奴することにより、コンデンサ（２）の
電荷を放電し、オペアンプ（１）の出力電圧を０ボルト
にする。そして、スイッチ手段（５）を閉成すると同時
に時間発生回路（８）は、外部から印加されたクロック
パルスＣＬＫを計数し、その計数内容が印加されたデジ
タル信号と一致したとき、スイッチ手段（５）が開戯さ
れる。従って、その計数時間中、積分器は基準電位源（
４）の電圧を積分し、オペアンプ（１）の出力には、計
数時間に比例　　　　　ｉじた電圧が生じ、ＪＪ、−Ａ
変換が為される。しかし、この積分方式に於いて、デジ
タル信号の分解能がｎ　ヒ＋ｖ　）の場合、最大２苓−
１個のクロックパルスが必要■となるため、高分解能に
なると出力を得るまでの時間が長くなり、動作が低速と
なる欠点があった。

本発明は上述した点に鑑みて為されたものであり、複数
の継続接続された積分回路を用いると共１こ、変換すべ
きｎビ・リドのデジタル信号をＮ個のグループに分割し
、各グループの最下位ビ・リドに相当する重み付けされ
た電気量を積分回路によって作成し、その電気量を更に
後段の積分回路によって、相当するグループのデータに
対応する時間積分する動作を各グループ毎に行うことに
より、アナログ信号を得るＤ−Ａ変換回路及びＤ−Ａ変
換方法を提供するものである。以下、図面を参照して本
発明の詳細な説明する。

第２図は本発明の実施例を示すプロ・νり図であり、変
換されるデジタル信号は、Ｄ１〜Ｄ１６の１６ビツトか
ら成り、このデジタル信号は、８ビ・リドづつ２個のグ
ループＤ１〜Ｄ８，０９〜Ｄ１乙　に分けられる場合で
ある。積分回路１１及び１２は、各々、オペアンプ（９
）（１０）と、その−入力端子に接続された抵抗圓（６
）、及び−入力端子と出力端子間に接続されたコンデン
サ（１３）Ｑ４１とから構成され、また、コンデンサ（
１３）（１４）の両端には、蓄積された電荷を放電する
ためのスイ・ソチ手段（１５）（１６）が設けられる。

積分回路■１と１２とは、スイ・リチ手段０７）を介し
て継続接続され、積分回路１１にはスイ・リチ手段（１
８）を介して基準電位源α９）が接続される。

制御回路（４）は時間発生回路（２１）及びカウンタ■
の出力に基いて、スイ・ソチ手段（１５１（１６）（１
η叫の開閉を予め定められた手順に従って制御するもの
である。

時間発生回路（２１）は、印加された基準クロ・リフパ
ルスＣＬＫを計数し、２分割されたデジタル信号の各グ
ループＩ）１〜Ｄ８とＤ９〜ＤＩ６の最下位ビ・リド、
即ち、ＤｌとＤ９に相当し、１：２　の比に重み付けさ
れた時間ｒ１及びＴ２を作成する。例えば、時間Ｔ１は
基準クロックパルスＣＬＫの１クロツクとヒ す″る八Ｔ２は２８クロ・リフとなる。（２３）はデジ
タル信号の下位８ビツトＤｉ〜Ｄ８を記憶するラッチ回
路、（財）はデジタル信号の上位８ビイ）Ｄ９〜Ｄ１６
　　を記憶するう・リチ回路であり、変換されるデジタ
ル信号は、このう・ソチ回路が（財）に分割されて記憶
される。また、う・ソチ回路（２３）（２４）に記憶さ
れたデジタル信号は、制御回路（２）ノによって制御さ
れ、予め定められた手順に従い、マルチプレクサ（オ）
を介してカウンタ（２２）に送出される。カラ／り□□
□は、例えば減算カウンタ、あるいは、−紙検出を有す
るカウンタから成り、印加される基準クロ・リフパルス
ＣＬＫを、送出されたデジタル信号が現わすデータ値と
同じ数だり計数したとき、制御回路■に出力を発する。

即ち、デジタル信号のデータ値に相当する時間を作成す
るものである。

第６図は第２図に示されたプロ・リフ図に於ける動作を
示すタイミング図であり、第３図（イ）は積分回路１１
の出力電圧Ｖ１．第５図（ロ）は積分回路Ｉ２の出力電
圧■２を示す。以下、第３図に基いて第２図の動作及び
ＩＪ−Ａ変換方法を説明する。

先ず、変換される１６ビツトのデジタル信号はＤ１〜Ｄ
１６　は、下位８ビ、リドｌ）１〜Ｄ８と上位８ビ・ｖ
）９９〜Ｄ１６に２分割され、各々う・ソチ回路（５）
！（２４）に記憶される。次に、制御回路（２Ｑ）はタ
イミング【１からタイミングＬ２までの間（こスイ・ソ
チ手段α５）の閉成及び開底を行ない、コンデンサ（１
３）の電荷を放電することにより、積分回路■１の出力
電圧■１をＯ■、即ち、初期状態にする。そして、タイ
ミングｔ２に於いて、スイッチ手段１８）を閉成し、基
準電位源α翅を積分回路１１に接続すると共に、時間発
生回路（２Ｉ）を動作さぜ、基準クロックパルスＣＬＫ
を２８個計数させ時間Ｔ２を作る。その間、積分回路１
１は基準電位＃０ωの積分動作を行い、その出力電圧ｖ
１は抵抗（１１）とコンデンサ０３）とで決定される傾
きで上昇する。一方、制御回路■は、時間発生回路（２
１）が２　”　ＣＬ　Ｋ計数する前に、タイミングｔ３
及びＥ４の期間にスイ・リチ手段０６）の開閉を行い、
コンデンサ圓の放電により、積分回路■２を初期化する
。

タイミングｔ５に於いぞ、時間発生回路（２１１から２
８　ｃＵＫ計数の終了を示す出力が為されると、制御回
路■）はスイ・リチ手段０８を開駁して積分回路１１の
積分動作を終了させると同時に、スイ・リチ手段（１７
）を閉成し積分回路Ｉ２に積分回路１１の出力電圧を印
加する。この時の積分回路１１の出力電圧Ｖ１は、デジ
タル信号の第９ビ・す）Ｄ９に相当して重み付けされた
電気量であり、この出力電圧Ｖ１を積分回路Ｉ２で、デ
ジタル信号Ｄ９〜Ｄ１６のデータ値に相当する時間積分
することにより、上位８ビツトのＤ−Ａ変換が為される
。即ち、タイミングｔ５に於いて、う・リチ回路（２）
に記憶されたデジタル信号Ｄ９〜Ｄ１６はマルチプレク
サ（５）を介してカウンタ□□□に印加され、カウンタ
乃は基準クロックツマルスＣＬＫを印加されたデータ値
と同じ数計数し、例えばタイミングｔ６に於いて、計数
終了を示す出力を制御回路■に出力する。すると、制御
回路（４））はスイッチ手段ａηを開駁し、積分回路１
２の積分動作を停止させる。従って、出力電圧Ｖ１の積
分によって上昇した出力電圧ｖ２が上位８ビ＋＋７　ト
１）９〜Ｄ１６に相当するアナログ量となる。

次に、タイミングｔ６及び【７の期間に、スイ・リチ手
段（１５）の開閉を行い、積分回路１１の初期化が計数
した時、即ち、時間Ｔ１後のタイミングｔ８に於いて、
スイ・リチ手段０８）を間服する。従って、この時の出
力電圧■１は、デジタル信号の第１ビ、、、ト０１に相
当して重み付けされた電気量となる。

また、タイミング【８に於いて、スイ・ソチ手段０７）
を閉成することにより、積分回路■２は、前の積分動作
によって保持している上位８ビ、、、）Ｄ９〜Ｄ１６に
相当する電気量に、第１ビツトに相当して重み付けされ
た出力電圧■１を積分し加算する。

このタイミング【８に於いては、ラッチ回路（支）に記
憶されたデジタル信号０１〜Ｄ８がマルチプレクサ（２
５）を介してカウンタ（２）に印加され、カウンタ（支
）がデジタル信号、Ｌ）１〜Ｄ８のデータ値と同数の基
準クロックパルスＣＬＫを計数した、タイミングＬ９に
於いて、スイ・リチ手段αηが間紙され積分動作が停止
する。従って、この時の積分回路１２の出力電力■２が
デジタル信号ｕ１〜Ｄｕ　　の変換されたアナログ信号
として出力されるのである。

この様に、各グループの最下位ビ・リドに相当して重み
付けされた時間を時間発生回路（２］）によって作成し
、その時間を積分回路１１の積分時間とすることにより
、各グループの最下位ビットに相当して重み付慢られた
電気量を作り、この電気量を各グループのデータ値に相
当する時間、積分回路１２で積分することによってＤ−
Ａ変換が為されるのである。また、Ｄ−Ａ変換の１周期
は【１〜ｔ９であり、そのうち、極く短い初期化の時間
を除いた積分時間に必要な基準クロ・リフは、２８＋１
＋ｌＪ１〜８＋Ｄ、〜１６ＣＬＫであり、最大でも７６
９ＣＬＫである。一方、第１図に示された従来の積分方
式によれば最大２ＣＬＫ、即ち、６５５３６ＣＬＫ　　
必要となる。従って、１周期の変換時間は、従来に比べ
大幅に短縮され、高速動作の行え得るＤ−Ａ変換回路と
なるのである。また、スイ・リチ手段Ｑ５）Ｑ６）（１
７）（１８）を制御する制御回路（２０）、時間発生回
路（２１）、う・ソチ回路（２３）（２４）、マルチプ
レクサ（２５）及びカウンタ■は、すべてデジタル回路
によって構成でき、特別な回路や精密さの要求されるア
ナログ回路が不要となり、集積回路化し易い回路となる
。

第２図に示された実施例では、変換される１６ビ・リド
のデジタル信号Ｄ１〜Ｄ１６は、８ビＩＶトづつ２つの
グループに分割したが、４ビ・ソトづつ４つのグループ
、即ち、Ｊ）１〜Ｄ４．１）５〜Ｄ８．１〕９〜Ｉ）１
２．１）１３〜ＤＩ６　　に分割することもできる。こ
の場合、時間発生回路（２１）は、第１ビ、、、）Ｄｌ
に相当する時間Ｔｊ　（例えばＣＬＫ　１個）と、第５
ビツトＤ５に相当する時間Ｔ２　（例えばＣＬＫ２個）
と、第９ビ・、）Ｄ９に相当する時間Ｔ３（例えばＣＬ
Ｋ２”個）と、第１３ビ・リドＤ１３に相当する時間Ｔ
４（例えば、ＣＬＫ２１２個）を発生する回路となり、
また、ラッチ回路（至）（２４）は、４ビツト・で構成
された４個のラッチ回路となる。そして、各グループ毎
に積分回路１１で時間Ｔ１．Ｔ２．Ｔ３．Ｔ４に基いて
重み付けされた電気量を作り、その電気量を積分回路■
２でグル・−プのデータ値に対応する時間積分し、それ
らの結果が加算されることにより、１）−Ａ変換が為さ
れる。また、３つのグループに分割する場合、Ｄ１〜Ｄ
　ｓ　ｓ　１）６〜Ｄ１０．Ｄ１１〜Ｄ１６の如（、各
グープのビ・、）数が異なった場合でも同様の手順でＤ
−Ａ変換できるものである。

尚、本実施例で示されたスイ・ソチ手段σ５）（１６）
（１７）Ｑ８）は、Ｃ−ＭＯＳ）ランジスタによるアす
ログスイッチ等の電子スイッチで構成される。

上述の如く、本発明によれば、積分方式の特徴即ち、直
線性の優れている点を生かし、更に、時間的な重み付け
により積分時間を制御し、重み付けされた電気量を作成
することにより、歪率の低減されたＤ−Ａ変換回路が得
られ、また、ｎビットのデジタル信号を任意ビ・リド数
から成る任意のグループに分割し、各グループ毎に変換
を行うことにより、高分解能の場合でも変換時間が短縮
され、高速動作が行え得る。更に、特別な回路も必要と
なくなり集積回路化し易くなる利点も有する。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図は本発明の実
施例を示すプロ・リフ図、第３図は第２図に示されたプ
ロ・リフ図の動作を説明するタイミング図である。 （９）α０）・・・オペアンプ、０皿か・・抵抗、Ｑ３
１（１４１・・・コンデンサ、（１５）（１６）（１７
）Ｑ８＋・・・スイ・リチ手段、（１９）・・・基準電
位源、（２０）・・・制御回路、（２１）・・・時間発
生回路、（支）・・・カウンタ（２３）（財）・・・う
・ソチ回路、妬）・・・マルチプレクサ。 第１図 第２図　　　　　　　　　　　　　　　“゛″″°信１
第８図 １１

Claims (2)

【特許請求の範囲】
1. （１）複数段継続接続される積分回路と、該積分回路の
   初段に基準電圧を印加するための基準電位源と、該基準
   電位源と初段の積分回路及び各積分回路間に介在された
   スイ・ソチ手段と、変換すべきｎビｖ）のデジタル信号
   を任意のＮ個のグループに分割し記憶する記憶回路と、
   前記分割された各グループの最下位ビットに相当する時
   間を基準クロックパルスにより発生する時間発生回路と
   、該時間発生回路により作成された時間に基いて前記所
   定の積分回路に重み付けされた電気量を発生させると共
   に、そのグループのデータ値に相当する時間前記重み付
   けされた電気量を積分する如く、前記スイ・ソチ手段を
   制御する制御回路とを備えて成るＤ−Ａ変換回路。
2. （２）アナログ信号に変換すべきｎビ・リドから成るデ
   ジタル信号をＮ個のグループに分割し、各グループの最
   下位ビ噌トに相当する重み付けされた電気量を、継続接
   続された積分回路の所定段に発生させ、該所定段の電気
   量を、そのグループのデータ値に基いた時間、後段の積
   分回路で積分し、最終段の積分回路にその電気量を保持
   する動作を各グループ毎に行い、最終段の積分回路の出
   力をアナログ信号として取り出すことを特徴とするＤ−
   Ａ変換方法。