JPH0341003B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高周波のサージ電圧を吸収する回路に
関し、特に、半導体集積回路に適したサージ吸収
回路に関するものである。

〔従来技術〕

自動車の電子システムにおける入力信号の多く
は、メカニカルな接点から発生するものが多い。

このようなメカニカルなスイツチがオフになる
際には、配線のインダクタンスと浮遊容量との組
合せによつて、高周波のサージ電圧が発生する。

上記のサージ電圧は、例えば第４図に示すごと
く、ピーク電圧が±300V程度、周波数が1MHzｚ
程度、半減期が約10μs程度のものが生ずる。

上記のような高周波のサージに対するCMOS
集積回路のサージ保護回路としては、例えば特開
昭50−110553号に記載されているものがある。

第５図は上記のごときサージ保護回路の一例の
回路図である。

第５図において、入力端子１と集積回路４の入
力端子５との間に、抵抗２とコンデンサ３とから
なるフイルタが接続されており、このフイルタに
よつてサージを吸収するように構成されている。

〔発明が解決しようとする問題点〕

上記第５図の回路において、サージのピーク電
圧V_P、CMOS回路の入力スレツシユホールド電
圧をV_th、サージの周波数をｆ、抵抗２の抵抗値
をＲ、コンデンサ３の容量をＣとすれば、下記(1)
式が成立する。

V_P／V_th≒2πfCR ……(1) 上記(1)式において、V_P＝300V、V_th＝6V、ｆ
＝1MHz、Ｒ＝100kΩとすれば、コンデンサ３の
容量Ｃは、80pF以上あればよいことがわかる。

しかし、80pFという大きな容量を集積回路内
部に内蔵するのは、占有面積が非常に大きくなる
ため実用的でない。

例えばゲート酸化膜によつて、80pFの容量を
形成するためには、0.5×0.5mmの大きさが必要で
あり、集積回路内部における占有面積が非常に大
きくなつてしまう。

そのため、第５図の抵抗２とコンデンサ３とは
集積回路の外部に個別部品として設けることが必
要になるので、コスト及び小形化の点で問題があ
つた。

なお、前記の回路において、抵抗２の値Ｒを大
きくすれば、コンデンサ３の容量Ｃを減少させる
ことが出来るが、Ｒが大きくなると入力インピー
ダンスが高くなり、誤動作の恐れが生じるので、
実用的には前記の100kΩ程度が適当である。

本発明は上記の問題を解決するためになされた
ものであり、コンデンサを集積回路内部に収納可
能にしたサージ吸収回路を提供することを目的と
する。

〔問題を解決するための手段〕

上記の目的を達成するため本発明においては、
集積回路内部の反転増幅回路の入力端と出力端間
にコンデンサを接続し、ミラー効果を利用して見
掛け上の容量を大きくすることにより、小面積で
有効なサージ吸収回路を形成するように構成して
いる。

〔発明の実施例〕

第１図は本発明の一実施例の回路図である。

第１図において、抵抗２は入力端子１と集積回
路４の入力端子５との間に接続されている。

なおこの抵抗２は、後述するごとく、集積回路
４の内部に形成することも可能である。

また、集積回路４内において、CMOS構造に
おけるゲート電極の静電気対策として、電圧クラ
ンプ回路６が形成されている。

この電圧クランプ回路６は、p⁺拡散抵抗６ａ
及びｐウエルとｐウエル内に形成されたn⁺拡散
層とによるダイオード６ｂから構成されている。

この電圧クランプ回路６の出力端すなわちＢ点
は、抵抗７を介してCMOSインバータ８の入力
端すなわちＣ点に接続されている。

また、抵抗７は集積回路４内に形成したポリシ
リコン抵抗や拡散抵抗を用いることが出来る。

CMOSインバータ８は、ｐチヤンネルCMOS
トランジスタT₁₁とｎチヤンネルCMOSトランジ
スタT₁₂とから構成されており、その入力端Ｃ点
と出力端Ｄ点との間には、ミラー効果を発生する
コンデンサ９が接続されている。

第２図は、上記のコンデンサ９を含むCMOS
インバータ８の集積回路の一実施例の断面図であ
る。

第２図において、１１はｎ形シリコン基板、１
２はｐウエル層、１３及び１４はゲート酸化膜、
１５及び１６はゲート電極、１７，１８はp⁺層、
１９，２０はn⁺層、２１はフイールド酸化膜、
２２はAl配線である。

そして、１３，１５，１７及び１８によつてｐ
チヤンネルCMOSトランジスタT₁₁が形成されて
おり、また、１４，１６，１９及び２０によつて
ｎチヤンネルCMOSトランジスタT₁₂が形成され
ている。

また、CMOSトランジスタT₁₂のゲート電極１
６とn⁺層（ドレイン拡散層）１９とはコンデン
サ９を構成しており、CMOSトランジスタT₁₂と
は一部がオーバラツプしている。

次に第３図は第１図の回路の電圧波形図であ
り、Ａ〜Ｄはそれぞれ第１図の同符号を付した個
所の電圧波形を示す。

以下、第３図に基づいて第１図の回路の作用を
説明する。

入力端子１に、第３図Ａに示すごとき高周波サ
ージが入力すると、電圧クランプ回路６によつて
電流電圧V_dあるいはグランド電圧（OV）にクラ
ンプされるため、Ｂ点の電圧波形は第３図Ｂに示
すようになる。

なお、抵抗２は数十kΩ程度の値を有し、サー
ジによつてダイオード６ｂに流れるクランプ電流
を制限する。

次に上記のようにしてクランプされたＢ点の電
圧は、抵抗７とコンデンサ９とによるCR積分回
路によつて積分され、第３図Ｃに示すごとき積分
波形になる。

なお、第３図Ｃの波形は、抵抗７の抵抗値を
100kΩ、コンデンサ９の静電容量を1pF、CMOS
インバータ８のｐチヤンネルトランジスタT₁₁の
チヤンネル幅Ｗとチヤンネル長ＬとをＷ／Ｌ＝
300／40、ｎチヤンネルトランジスタT₁₂のチヤ
ンネル幅とチヤンネル長をＷ／Ｌ＝150／40とし
た場合のシミユレーシヨン結果である。

第３図Ｃからわかるように、CMOSインバー
タ８の入力端すなわちＣ点の電圧は、スレツシユ
ホールド電圧V_d／２を越えていないため、Ｄ点
の波形は第３図Ｄに示すように、電源電圧V_dを
保ち、高周波サージを吸収していることがわか
る。

上記のように第１図の回路においては、コンデ
ンサ９の容量が1pF程度で十分高周波サージを吸
収することが出来る。

上記のごとく、従来よりも大幅に小さな容量の
コンデンサを用いて高周波サージを吸収すること
が出来るのは、下記の理由による。

すなわち、第１図のCMOSインバータ８のよ
うに入力と出力とで極性が逆になる増幅回路の入
力端と出力端の間にコンデンサ９を接続すると、
このコンデンサの容量は入力側から見たときミラ
ー効果によつて１−Ａ倍になる。なお、Ａは
CMOSインバータ８の増幅度であり、−は極性が
逆であることを示す。したがつてCMOSインバ
ータ８を用いてコンデンサ９の容量を増幅したこ
とになる。そのため入力側から見た抵抗７とコン
デンサ９からなるCR積分回路の時定数は実際の
値より大きくなるので、小さな容量のコンデンサ
を用いて高周波サージを十分吸収することが出来
ることになる。

前記第２図の構成において、1pFの静電容量を
形成するには、ゲート酸化膜１４の厚さを1000Å
とした場合に、占有面積は2800μm²となる。

従つて、50μｍ角程度の極めて小さな面積で形
成することが可能となる。

なお、第２図においては、ｎチヤンネル
CMOSトランジスタのドレイン拡散層とゲート
電極とのオーバラツプによつてコンデンサ９を形
成した場合を例示したが、ｐチヤンネルCMOS
トランジスタT₁₁のドレイン拡散層とゲート電極
とのオーバラツプによつて形成しても同様であ
る。

また、抵抗２とコンデンサ９との時定数を大き
くすれば、抵抗７を省略しても高周波サージの吸
収は可能である。

また、第２図においては、抵抗２の集積回路４
の外部に設けた場合を示しているが、ポリシリコ
ン抵抗等によつて集積回路４の内部に形成するこ
とも可能であり、集積回路周辺の個別部品をなく
すことも出来る。

次に第６図は本発明の第２の実施例図であり、
電圧クランプ回路としてツエナダイオード１０を
用いた場合を示す。

第６図のように構成すれば、ｎ形シリコン基板
（電位はV_dである）に流れ込む電流がなくなるた
め、ラツチアツプの恐れがなくなる。

なお、ツエナダイオードはｐウエル内に形成し
たpn接合によつて実現することが出来る。

その場合、CMOSインバータ８のスレツシユ
ホールド電圧（通常は電源電圧V_dの1/2）よりや
や高めにツエナ電圧を設定すれば、抵抗７とコン
デンサ９との積分回路の充電時間を長くすること
が出来るので、サージ吸収効果を高めることが出
来、コンデンサ９の容量をさらに小さくすること
が出来る。

例えば電源電圧が12Vの場合、ツエナ電圧を
8Vに設定するためには、pn接合におけるp⁺表面
濃度を１×10¹⁸／cm³程度にすればよい。

次に第７図は本発明の第３の実施例図である。

この実施例は、CMOSインバータ８の代わり
にシユミツトトリガ回路１１を用いた例である。

シユミツトトリガ回路を用いた場合には、抵抗
７とコンデンサ９とによる積分回路の充放電時間
を長くすることが出来るので、サージ吸収効果を
高めることが出来る。そのためコンデンサ９の容
量をさらに小さくすることが出来る。

なお、シユミツトトリガ回路１１を構成してい
る各トランジスタT₁〜T₁₀の設計値の一例を下記
に示す。

チヤンネル幅(μm) チヤンネル長(μm) T₁ 24 15 T₂ 17 ７ T₃ 19 ７ T₄ 19 ７ T₅ 14 ７ T₆ 14 ６ T₇ 17 ６ T₈ 24 ７ T₉ 24 ７ T₁₀ 24 13 〔発明の効果〕 以上説明したごとく、本発明においては、抵抗
と、該抵抗の一方の端に接続された電圧クランプ
回路と、該電圧クランプ回路の出力端に接続され
た反転増幅回路と、該反転回路の入力端と出力端
間に接続された帰還容量とを備えた構成をしてい
るので、ミラー効果によつて帰還容量の見掛け上
の値を大きくすることが出来、そのため、集積回
路内に形成する上で実用上問題のない程度の容量
値（1pF程度）のコンデンサで高周波サージを十
分吸収することが可能となる。

従つて、集積回路の外部に独立したコンデンサ
を設ける必要がなくなり、コストが安くなるとと
もに、装置を小型化することが可能になる、とい
う効果が得られる。なお抵抗を集積回路内部に設
けることは容易であるから本発明によつてサージ
吸収回路全体を集積回路内部に設けることが可能
となる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は
本発明の集積回路の一実施例の断面図、第３図は
第１図の回路の電圧波形図、第４図はサージ電圧
波形図、第５図は従来例の一例図、第６図及び第
７図は本発明の他の実施例図である。 符号の説明、１……入力端子、２……抵抗、３
……コンデンサ、４……集積回路、５……集積回
路の入力端子、６……電圧クランプ回路、６ａ…
…p⁺拡散抵抗、６ｂ……ダイオード、７……抵
抗、８……CMOSインバータ、９……コンデン
サ、１１……ｎ形シリコン基板、１２……ｐウエ
ル層、１３，１４……ゲート酸化膜、１５，１６
……ゲート電極、１７，１８……p⁺層、１９，
２０……n⁺層、２１……フイールド酸化膜、２
２……Al配線。

Claims (1)

1. 【特許請求の範囲】 １ 第１の抵抗と、 該第１の抵抗の一方の端に接続され、上記第１
   の抵抗を介して入力するサージ電源電圧またはグ
   ランド電圧に制限する電圧クランプ回路と、 該電圧クランプ回路の出力端に接続された第２
   の抵抗と、 該第２の抵抗の他方の端に接続され、入力信号
   を増幅し、かつ反転して出力する反転増幅回路
   と、 該反転増幅回路の入力端と出力端間に接続され
   た帰還容量と、を備え、 上記第１の抵抗の他方の端に入力するサージを
   吸収することを特徴とするサージ吸収回路。