JPH0345934B2 - - Google Patents
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- JPH0345934B2 JPH0345934B2 JP58250938A JP25093883A JPH0345934B2 JP H0345934 B2 JPH0345934 B2 JP H0345934B2 JP 58250938 A JP58250938 A JP 58250938A JP 25093883 A JP25093883 A JP 25093883A JP H0345934 B2 JPH0345934 B2 JP H0345934B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- output
- flip
- flop
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデイジタル回路のみで構成されるデイ
ジタルPLL（Phose Locked Loop）回路に関す
る。
ジタルPLL（Phose Locked Loop）回路に関す
る。
従来例の構成とその問題点
従来、デイジタルPLL回路としては第１図に
示す構成のものが知られている。このPLL回路
は入力クロツクφINの基本周波数cの整数倍の周
波数の基本クロツクＳ１を発生する固定発振器１
と、入力クロツクφINと後述のように作られる出
力クロツクφOUTとの位相差に応じたデユーテイ比
の位相差信号Ｓ２を出力する位相比較器２と、上
記位相差信号Ｓ２から位相の進み・遅れ状態を後
述のように検出するためのカウンタ部３と、この
カウンタ部３の出力信号に応じて基本クロツクＳ
１のパルス数操作を伴う信号変換を行なうクロツ
ク変換器４と、このクロツク変換器４で処理され
た変換クロツクＳ５を分周して出力クロツクφOUT
を得る分周器５とで構成されている。
示す構成のものが知られている。このPLL回路
は入力クロツクφINの基本周波数cの整数倍の周
波数の基本クロツクＳ１を発生する固定発振器１
と、入力クロツクφINと後述のように作られる出
力クロツクφOUTとの位相差に応じたデユーテイ比
の位相差信号Ｓ２を出力する位相比較器２と、上
記位相差信号Ｓ２から位相の進み・遅れ状態を後
述のように検出するためのカウンタ部３と、この
カウンタ部３の出力信号に応じて基本クロツクＳ
１のパルス数操作を伴う信号変換を行なうクロツ
ク変換器４と、このクロツク変換器４で処理され
た変換クロツクＳ５を分周して出力クロツクφOUT
を得る分周器５とで構成されている。
位相比較器２は、簡単な構成としてEOR（排他
的論理和）回路が用いられ、入力クロツクφINと
出力クロツクφOUTのEOR信号を位相差信号Ｓ２
として出力する。これら信号φIN，φOUT，Ｓ２の
関係を第２図に示している。同図イ〜ハは出力ク
ロツクφOUTの位相が入力クロツクφINの位相より
進んだ状態を示し、ニ〜ヘは同期状態を示し、ト
〜リは出力クロツクφOUTの位相が入力クロツク
φINより遅れている状態を示している。
的論理和）回路が用いられ、入力クロツクφINと
出力クロツクφOUTのEOR信号を位相差信号Ｓ２
として出力する。これら信号φIN，φOUT，Ｓ２の
関係を第２図に示している。同図イ〜ハは出力ク
ロツクφOUTの位相が入力クロツクφINの位相より
進んだ状態を示し、ニ〜ヘは同期状態を示し、ト
〜リは出力クロツクφOUTの位相が入力クロツク
φINより遅れている状態を示している。
第２図から明らかなように１周期分の位相差信
号Ｓ２におけるＨレベル区間とＬレベル区間の時
間差からφINとφOUTの位相差を知ることができる。
これを検出するのがカウンタ部３である。
号Ｓ２におけるＨレベル区間とＬレベル区間の時
間差からφINとφOUTの位相差を知ることができる。
これを検出するのがカウンタ部３である。
カウンタ部３はＫ進のアツプダウンカウンタ回
路からなつており、位相差信号Ｓ２がＨレベルの
とき所定のクロツクでアツプカウント動作し、位
相差信号Ｓ２がＬレベルのときはダウンカウント
動作をする。そしてアツプ方向にＫまでカウント
するとキヤリー信号Ｓ３を出力し、ダウン方向に
Ｋまでカウントするとボロー信号Ｓ４を出力す
る。カウント値Ｋは入力クロツクφINの半周期分
以上の時間に相当するように設定されている。
路からなつており、位相差信号Ｓ２がＨレベルの
とき所定のクロツクでアツプカウント動作し、位
相差信号Ｓ２がＬレベルのときはダウンカウント
動作をする。そしてアツプ方向にＫまでカウント
するとキヤリー信号Ｓ３を出力し、ダウン方向に
Ｋまでカウントするとボロー信号Ｓ４を出力す
る。カウント値Ｋは入力クロツクφINの半周期分
以上の時間に相当するように設定されている。
したがつて、出力クロツクφOUTの位相が入力ク
ロツクφINの位相より一定値以上進むと上記ボロ
ー信号Ｓ４がオンとなり、反対に遅れると上記キ
ヤリー信号Ｓ３がオンとなる。
ロツクφINの位相より一定値以上進むと上記ボロ
ー信号Ｓ４がオンとなり、反対に遅れると上記キ
ヤリー信号Ｓ３がオンとなる。
キヤリー信号Ｓ３、ボロー信号Ｓ４がともにオ
フのとき（φOUTの位相がφINに同期していると）、
クロツク変換器４は、基本クロツクＳ１の２パル
ス毎に１パルスを削除する処理を行なつて変換ク
ロツクＳ５とする。つまりこの状態では、基本ク
ロツクＳ１を1/2分周した信号が変化クロツクＳ
５となり、さらにこれを分周器５で１／Ｎ分周し
た信号が出力クロツクφOUTとなる。ここで明かな
ように、固定発振器１は入力クロツクφINの基本
周波数cの２×Ｎ倍で発振している。
フのとき（φOUTの位相がφINに同期していると）、
クロツク変換器４は、基本クロツクＳ１の２パル
ス毎に１パルスを削除する処理を行なつて変換ク
ロツクＳ５とする。つまりこの状態では、基本ク
ロツクＳ１を1/2分周した信号が変化クロツクＳ
５となり、さらにこれを分周器５で１／Ｎ分周し
た信号が出力クロツクφOUTとなる。ここで明かな
ように、固定発振器１は入力クロツクφINの基本
周波数cの２×Ｎ倍で発振している。
キヤリー信号Ｓ３がオンになると（φOUTの位相
がφINより遅れると）、クロツク変換器４は上述の
パルス削除処理を行なわず、基本クロツクＳ１を
そのまま変換クロツクＳ５とする。つまり基本ク
ロツクＳ１の２パルスに１パルスを削除する同期
状態と比較すると、基本クロツクＳ１の２パルス
毎に変換クロツクＳ５に１パルスが追加されるこ
とになる。これで出力クロツクφOUTの位相を進ま
せ、φINに追従させる。
がφINより遅れると）、クロツク変換器４は上述の
パルス削除処理を行なわず、基本クロツクＳ１を
そのまま変換クロツクＳ５とする。つまり基本ク
ロツクＳ１の２パルスに１パルスを削除する同期
状態と比較すると、基本クロツクＳ１の２パルス
毎に変換クロツクＳ５に１パルスが追加されるこ
とになる。これで出力クロツクφOUTの位相を進ま
せ、φINに追従させる。
ボロー信号Ｓ４がオンになると（φOUTの位相が
φINより進むと）、クロツク変換器４は基本クロツ
クＳ１の２パルスを連続して削除する。つまり、
上述の同期状態と比較すると、基本クロツクＳ１
の２パルス毎に変換クロツクＳ５の１パルスが削
除されることになる。これで出力クロツクφOUTの
位相を遅らせ、入力クロツクφINに追従させる。
φINより進むと）、クロツク変換器４は基本クロツ
クＳ１の２パルスを連続して削除する。つまり、
上述の同期状態と比較すると、基本クロツクＳ１
の２パルス毎に変換クロツクＳ５の１パルスが削
除されることになる。これで出力クロツクφOUTの
位相を遅らせ、入力クロツクφINに追従させる。
なお、変化クロツクＳ５を分周器５で１／Ｎ分
周して最終的に出力クロツクφOUTとしているの
は、このPLLを入力クロツクφINの基本周波数c
の２×Ｎ倍のクロツクで動作させることで、出力
クロツクφOUTのジツタを少なくさせるためであ
り、一般に回路系が許す限りＮの値を大きくとる
のが望ましい。
周して最終的に出力クロツクφOUTとしているの
は、このPLLを入力クロツクφINの基本周波数c
の２×Ｎ倍のクロツクで動作させることで、出力
クロツクφOUTのジツタを少なくさせるためであ
り、一般に回路系が許す限りＮの値を大きくとる
のが望ましい。
上述した従来のデイジタルPLL回路は、位相
比較器２、カウンタ部３、クロツク変換器４、分
周器５というそれぞれ異なる機能の多くの回路の
組み合せで構成されており、回路規模が大きくな
るという問題があつた。回路規模が大きいという
ことは、全体をLSI化する場合であつても、チツ
プサイズが大きくなるなどの様々な問題を生じ、
根本的な欠点である。
比較器２、カウンタ部３、クロツク変換器４、分
周器５というそれぞれ異なる機能の多くの回路の
組み合せで構成されており、回路規模が大きくな
るという問題があつた。回路規模が大きいという
ことは、全体をLSI化する場合であつても、チツ
プサイズが大きくなるなどの様々な問題を生じ、
根本的な欠点である。
また、従来の回路では入力クロツクの高速化に
対応しきれないという問題がある。その原因の１
つは、入力クロツクの基本周波数の２×Ｎ倍とい
う高い周波数の基本クロツクが必要である点であ
る。またカウンタ部３および分周器５など、論理
の深いカウンタ構成の回路が多く含まれており、
この点が高速化の阻害原因でもある。
対応しきれないという問題がある。その原因の１
つは、入力クロツクの基本周波数の２×Ｎ倍とい
う高い周波数の基本クロツクが必要である点であ
る。またカウンタ部３および分周器５など、論理
の深いカウンタ構成の回路が多く含まれており、
この点が高速化の阻害原因でもある。
発明の目的
本発明は、回路構成が簡単で、入力クロツクの
高速化にも容易に対応することのできるデイジタ
ルPLL回路を提供することを目的とする。
高速化にも容易に対応することのできるデイジタ
ルPLL回路を提供することを目的とする。
発明の構成
上記の目的を達成するために、本発明はシフト
レジスタによる単純な構成のリングカウンタで基
本クロツクを分周して出力クロツクを得るととも
に、これに簡単な論理回路を付加してリングカウ
ンタとしての構成段数を増減させ得るように構成
し、これで出力クロツクの位相を変化させる。ま
た、入力クロツクの変化点を検出する回路を設け
るとともに、その出力と上記リングカウンタの出
力とに基づいて入力クロツクの位相とリングカウ
ンタの動作位相との進み・遅れを検出する位相差
検出回路を設け、この位相検出回路の出力に従つ
てリングカウンタの構成段数の増減制御を行なう
ように回路構成している。
レジスタによる単純な構成のリングカウンタで基
本クロツクを分周して出力クロツクを得るととも
に、これに簡単な論理回路を付加してリングカウ
ンタとしての構成段数を増減させ得るように構成
し、これで出力クロツクの位相を変化させる。ま
た、入力クロツクの変化点を検出する回路を設け
るとともに、その出力と上記リングカウンタの出
力とに基づいて入力クロツクの位相とリングカウ
ンタの動作位相との進み・遅れを検出する位相差
検出回路を設け、この位相検出回路の出力に従つ
てリングカウンタの構成段数の増減制御を行なう
ように回路構成している。
実施例の説明
第３図はこの発明の一実施例によるデイジタル
PLL回路の構成を示している。この実施例では
説明を簡単にするため、入力クロツクφINの基本
周波数の６倍の速度で動作する構成としている。
PLL回路の構成を示している。この実施例では
説明を簡単にするため、入力クロツクφINの基本
周波数の６倍の速度で動作する構成としている。
第３図において、固定発振器６はデータ列など
である入力クロツクφINの基本周波数の６倍の周
波数の基本クロツクＳ６を出力する。このの
PLL回路は基本クロツクＳ６に同期して動作す
る。
である入力クロツクφINの基本周波数の６倍の周
波数の基本クロツクＳ６を出力する。このの
PLL回路は基本クロツクＳ６に同期して動作す
る。
入力クロツクφINは変化点検出回路７に印加さ
れる。入力クロツクφINの立上りおよび立下がり
の両変化点に応答し、変化点検出回路７からエツ
ヂ信号Ｓ７が出力される。このエツヂ信号Ｓ７は
基本クロツクＳ６の周期と等しい幅のパルス信号
である。
れる。入力クロツクφINの立上りおよび立下がり
の両変化点に応答し、変化点検出回路７からエツ
ヂ信号Ｓ７が出力される。このエツヂ信号Ｓ７は
基本クロツクＳ６の周期と等しい幅のパルス信号
である。
Ｄ型フリツプフロツプＦ１〜Ｆ７はシフトレジ
スタによるリングカウンタ２０を構成している。
ただし、リングカウンタ２０としての信号経路中
に段数制御回路の一部である２つの切換器９およ
び１０とORゲートＧ５が組み合わされており、
カウンタ段数が５段、６段、７段に切換え可能に
なつている。
スタによるリングカウンタ２０を構成している。
ただし、リングカウンタ２０としての信号経路中
に段数制御回路の一部である２つの切換器９およ
び１０とORゲートＧ５が組み合わされており、
カウンタ段数が５段、６段、７段に切換え可能に
なつている。
リングカウンタ２０は基本クロツクＳ６を受け
て動作し、フリツプフロツプＦ１〜Ｆ７のいずれ
か１つのみがセツトされていて、その“１”ビツ
トがリング中を循環する。したがつて、リングカ
ウンタ２０で基本クロツクＳ６が分周されること
になり、３段目のフリツプフロツプＦ３の出力Ｑ
から出力クロツクφOUTが取り出される。
て動作し、フリツプフロツプＦ１〜Ｆ７のいずれ
か１つのみがセツトされていて、その“１”ビツ
トがリング中を循環する。したがつて、リングカ
ウンタ２０で基本クロツクＳ６が分周されること
になり、３段目のフリツプフロツプＦ３の出力Ｑ
から出力クロツクφOUTが取り出される。
上記切換器９および１０はまつたく同じ構成で
あり、入力Ｉと入力Ｓで出力Ａと出力Ｂが制御さ
れる一種のデコーダである。第４図はこの入出力
Ｉ，Ｓ，Ａ，Ｂの論理関係を示している。つまり
Ｓ＝“０”のとき入力Ｉは出力Ｂに導出され、Ｓ
＝“１”のと入力Ｉは出力Ａに導出される。
あり、入力Ｉと入力Ｓで出力Ａと出力Ｂが制御さ
れる一種のデコーダである。第４図はこの入出力
Ｉ，Ｓ，Ａ，Ｂの論理関係を示している。つまり
Ｓ＝“０”のとき入力Ｉは出力Ｂに導出され、Ｓ
＝“１”のと入力Ｉは出力Ａに導出される。
したがつて、切換器９と１０の両方の入力Ｓに
“１”を与えると、７個のフリツプフロツプＦ１
〜Ｆ７がすべて環状接続され、リングカウンタ２
０は７段になる。また、切換器９の入力Ｓを
“１”とし切換器１０の入力Ｓを“０”にすると
６個のフリツプフロツプＦ１〜Ｆ６が環状接続さ
れ、リングカウンタ２０は６段になる。また、切
換器９の入力Ｓも“０”にすると、５個のフリツ
プフロツプＦ１〜Ｆ５が環状接続され、リングカ
ウンタ２０は５段になる。
“１”を与えると、７個のフリツプフロツプＦ１
〜Ｆ７がすべて環状接続され、リングカウンタ２
０は７段になる。また、切換器９の入力Ｓを
“１”とし切換器１０の入力Ｓを“０”にすると
６個のフリツプフロツプＦ１〜Ｆ６が環状接続さ
れ、リングカウンタ２０は６段になる。また、切
換器９の入力Ｓも“０”にすると、５個のフリツ
プフロツプＦ１〜Ｆ５が環状接続され、リングカ
ウンタ２０は５段になる。
上記切換器９，１０の入力Ｓには、切換制御回
路８の出力Ｏ１，Ｏ２がそれぞれ与えられる。こ
の切換制御回路８の入力Ｉ１，Ｉ２にはORゲー
トＧ１，Ｇ２およびANDゲートＧ３，Ｇ４で構
成される位相差検出回路２１の出力が与えられ
る。切換制御回路８は入力Ｉ１，Ｉ２と出力Ｏ
１，Ｏ２の状態により出力Ｏ１，Ｏ２が制御され
る簡単な順序回路であり、その入出力関係を第５
図に示している。
路８の出力Ｏ１，Ｏ２がそれぞれ与えられる。こ
の切換制御回路８の入力Ｉ１，Ｉ２にはORゲー
トＧ１，Ｇ２およびANDゲートＧ３，Ｇ４で構
成される位相差検出回路２１の出力が与えられ
る。切換制御回路８は入力Ｉ１，Ｉ２と出力Ｏ
１，Ｏ２の状態により出力Ｏ１，Ｏ２が制御され
る簡単な順序回路であり、その入出力関係を第５
図に示している。
位相差検出回路２１は、上記変化点検出回路７
の出力Ｓ７と、リングカウンタ２０の１，２，
４，５段目のフリツプフロツプＦ１，Ｆ２，Ｆ
４，Ｆ５の各出力Ｑとに基づいて、入力クロツク
φINの位相とリングカウンタ２０の動作位相の進
み・遅れを検出する。
の出力Ｓ７と、リングカウンタ２０の１，２，
４，５段目のフリツプフロツプＦ１，Ｆ２，Ｆ
４，Ｆ５の各出力Ｑとに基づいて、入力クロツク
φINの位相とリングカウンタ２０の動作位相の進
み・遅れを検出する。
変化点検出回路７の出力Ｓ７が“１”になつた
とき（上記エツヂ信号Ｓ７が出力されたとき）、
出力クロツクφOUTを取り出している４段目のフリ
ツプフロツプＦ３の出力Ｑが“１”になつている
と、入力クロツクφINと出力クロツクφOUTの位相
が同期しているとする。この状態では、Ｓ７＝
“１”になつたとき、フリツプフロツプＦ１，Ｆ
２，Ｆ４，Ｆ５の出力Ｑはすべて“０”であるか
ら、ORゲートＧ１，Ｇ２の出力も“０”で、
ANDゲートＧ３，Ｇ４の出力（すなわち切換制
御回路８の入力Ｉ１，Ｉ２）はともに“０”であ
る。
とき（上記エツヂ信号Ｓ７が出力されたとき）、
出力クロツクφOUTを取り出している４段目のフリ
ツプフロツプＦ３の出力Ｑが“１”になつている
と、入力クロツクφINと出力クロツクφOUTの位相
が同期しているとする。この状態では、Ｓ７＝
“１”になつたとき、フリツプフロツプＦ１，Ｆ
２，Ｆ４，Ｆ５の出力Ｑはすべて“０”であるか
ら、ORゲートＧ１，Ｇ２の出力も“０”で、
ANDゲートＧ３，Ｇ４の出力（すなわち切換制
御回路８の入力Ｉ１，Ｉ２）はともに“０”であ
る。
切換制御回路８の入力Ｉ１，Ｉ２がともに
“０”であると、出力Ｏ１，Ｏ２の状態は変化せ
ず、したがつてリングカウンタ２０の段数は変化
せず、現在の段数を維持する。これでφINとφOUT
の同期状態が保たれる。
“０”であると、出力Ｏ１，Ｏ２の状態は変化せ
ず、したがつてリングカウンタ２０の段数は変化
せず、現在の段数を維持する。これでφINとφOUT
の同期状態が保たれる。
また、エツヂ信号Ｓ７が“１”になつたとき、
フリツプフロツプＦ１またはＦ２のの出力Ｑが
“１”になつている場合、リングカウンタ２０の
動作位相（出力クロツクφOUTの位相）が入力クロ
ツクφINの位相より遅れていると判断される。つ
まりこの場合、Ｓ７＝“１”のとき、ORゲート
Ｇ２の出力が“１”になつており、したがつて
ANDゲートＧ４の出力（入力Ｉ２）が“１”に
なる。
フリツプフロツプＦ１またはＦ２のの出力Ｑが
“１”になつている場合、リングカウンタ２０の
動作位相（出力クロツクφOUTの位相）が入力クロ
ツクφINの位相より遅れていると判断される。つ
まりこの場合、Ｓ７＝“１”のとき、ORゲート
Ｇ２の出力が“１”になつており、したがつて
ANDゲートＧ４の出力（入力Ｉ２）が“１”に
なる。
切換制御回路８の入力Ｉ２が“１”になると第
５図に示すように、出力Ｏ１，Ｏ２が１，１であ
れば１，０に、あるいは１，０であれば０，０に
変化する。この出力Ｏ１，Ｏ２の変化は、リング
カウンタ２０の段数を減少させる変化である。つ
まり、リングカウンタ２０の段数が７段であれば
６段に、６段であれば５段に減少する。その結
果、リングカウンタ２０の循環周期が短くなり、
遅れていた出力クロツクφOUTの位相が進められ、
入力クロツクφINに追従するようになる。
５図に示すように、出力Ｏ１，Ｏ２が１，１であ
れば１，０に、あるいは１，０であれば０，０に
変化する。この出力Ｏ１，Ｏ２の変化は、リング
カウンタ２０の段数を減少させる変化である。つ
まり、リングカウンタ２０の段数が７段であれば
６段に、６段であれば５段に減少する。その結
果、リングカウンタ２０の循環周期が短くなり、
遅れていた出力クロツクφOUTの位相が進められ、
入力クロツクφINに追従するようになる。
また、エツヂ信号Ｓ７が“１”になつたとき、
フリツプフロツプＦ４またはＦ５のの出力Ｑが
“１”になつている場合、出力クロツクφOUTの位
相が入力クロツクφINより進んでいると判断され、
ANDゲートＧ３の出力（入力I1）が“１”にな
る。
フリツプフロツプＦ４またはＦ５のの出力Ｑが
“１”になつている場合、出力クロツクφOUTの位
相が入力クロツクφINより進んでいると判断され、
ANDゲートＧ３の出力（入力I1）が“１”にな
る。
切換制御回路２１の入力I1が“１”になると第
５図に示すように、出力Ｏ１，Ｏ２が０，０であ
れば１，０に、あるいは１，０であれば１，１に
変化する。この出力０１，０２の変化は、リング
カウンタ２０の段数を増加させる変化である。つ
まり５段であれば６段に、６段であれば７段に増
加する。その結果、リングカウンタ２０の循環周
期が長くなり、進んでいた出力クロツクφOUTの位
相が遅れ、入力クロツクφINに追従するようにな
る。
５図に示すように、出力Ｏ１，Ｏ２が０，０であ
れば１，０に、あるいは１，０であれば１，１に
変化する。この出力０１，０２の変化は、リング
カウンタ２０の段数を増加させる変化である。つ
まり５段であれば６段に、６段であれば７段に増
加する。その結果、リングカウンタ２０の循環周
期が長くなり、進んでいた出力クロツクφOUTの位
相が遅れ、入力クロツクφINに追従するようにな
る。
上記の動作によつて、入力クロツクφINに位相
同期した出力クロツクφOUTが得られる。
同期した出力クロツクφOUTが得られる。
発明の効果
以上詳細に説明したように、この発明に係るデ
イジタルPLL回路では、シフトレジスタによる
簡単なリングカウンタとこれに組み合わされた簡
単な論理回路によつて、基本クロツクの分周処
理、出力クロツクの位相操作処理、および入力ク
ロツクと出力クロツクの位相比較処理がすべて行
なわれるので、全体の回路構成は従来より大幅に
簡素で小規模なものとなる。また、基本クロツク
を直接リングカウンタで１／Ｎ分周して出力クロ
ツクを得る構成であるため、相対的に入力クロツ
クの高速化に対応しやすい。また動作の高速化を
阻害する論理の深いカウンタ構成の回路が本発明
では非常に少なくなる。
イジタルPLL回路では、シフトレジスタによる
簡単なリングカウンタとこれに組み合わされた簡
単な論理回路によつて、基本クロツクの分周処
理、出力クロツクの位相操作処理、および入力ク
ロツクと出力クロツクの位相比較処理がすべて行
なわれるので、全体の回路構成は従来より大幅に
簡素で小規模なものとなる。また、基本クロツク
を直接リングカウンタで１／Ｎ分周して出力クロ
ツクを得る構成であるため、相対的に入力クロツ
クの高速化に対応しやすい。また動作の高速化を
阻害する論理の深いカウンタ構成の回路が本発明
では非常に少なくなる。
さらに、上記リングカウンタの段数の増減は簡
単な回路で行なえるので、入力クロツクの性質に
応じたPLL動作の設定が容易になるなどの効果
も奏する。
単な回路で行なえるので、入力クロツクの性質に
応じたPLL動作の設定が容易になるなどの効果
も奏する。
さらに、特定信号ビツトの位置を示す信号がど
のフリツプフロツプから出力されたかによつて位
置のずれ量をも検出しているため、簡単な回路で
正確で効率の良い位相操作処理を実現することが
できる。
のフリツプフロツプから出力されたかによつて位
置のずれ量をも検出しているため、簡単な回路で
正確で効率の良い位相操作処理を実現することが
できる。
第１図は従来のデイジタルPLL回路のブロツ
ク図、第２図は第１図の回路動作を説明するため
のタイミング図、第３図は本発明の一実施例によ
るデイジタルPLL回路のブロツク図、第４図は
第３図における切換器９，１０の入出力論理関係
を示す図、第５図は第３図における切換制御回路
８の入出力論理関係を示す図である。 ６……固定発振器、７……変化点検出回路、８
……切換制御回路、９，１０……切換器、２０…
…リングカウンタ、Ｆ１〜Ｆ７……フリツプフロ
ツプ、２１……位相比較回路、Ｇ１，Ｇ２……
ORゲート、Ｇ３，Ｇ４……ANDゲート、Ｇ５…
…ORゲート。
ク図、第２図は第１図の回路動作を説明するため
のタイミング図、第３図は本発明の一実施例によ
るデイジタルPLL回路のブロツク図、第４図は
第３図における切換器９，１０の入出力論理関係
を示す図、第５図は第３図における切換制御回路
８の入出力論理関係を示す図である。 ６……固定発振器、７……変化点検出回路、８
……切換制御回路、９，１０……切換器、２０…
…リングカウンタ、Ｆ１〜Ｆ７……フリツプフロ
ツプ、２１……位相比較回路、Ｇ１，Ｇ２……
ORゲート、Ｇ３，Ｇ４……ANDゲート、Ｇ５…
…ORゲート。
Claims (1)
- １ 入力クロツクの変化点を検出し、この検出結
果を出力する変化点検出回路と、前記入力クロツ
クの基本周波数の整数倍の周波数の基本クロツク
を発生する固定発振器と、フリツプフロツプを多
段に接続し、前記基本クロツクに同期して特定信
号ビツトが前記フリツプフロツプを順次循環させ
ると共に、所定段目のフリツプフロツプより出力
クロツクを取り出すリングカウンタと、このリン
グカウンタの所定の複数段の出力と前記変化点検
出回路の出力に基づいて前記入力クロツクの位相
と前記リングカウンタの動作位相との進み・遅れ
を検出する位相比較回路と、この位相比較回路の
出力に従つて動作して前記特定信号ビツトが循環
するフリツプフロツプの構成段数を増減させる段
数制御回路とを有し、前記リングカウンタは前記
特定信号ビツトのシフトを制御する第１の切り換
え器及び第２の切り換え器を備え、前記所定段目
のフリツプフロツプの上流に位置するフリツプフ
ロツプ及び下流かつ前記第１及び第２の切り換え
器の上流に位置するフリツプフロツプから前記特
定信号ビツトの位置を示す位置情報を前記位相比
較回路に出力し、前記位相比較回路は前記位置情
報が前記上流に位置するフリツプフロツプから出
力された時は前記リングカウンタの動作位相が前
記入力クロツクの位相より遅れていると判断し、
前記位置情報が下流かつ前記第１及び第２の切り
換え器の上流に位置するフリツプフロツプから出
力された時は前記リングカウンタの動作位相が前
記入力クロツクの位相より進んでいると判断し、
前記位置情報が出力されない時には前記リングカ
ウンタの動作位相と前記入力クロツクの位相とが
同期されていると判断して、前記段数制御回路に
検出結果を出力し、前記段数制御回路ではこの検
出結果により前記第１及び第２の第２の切り換え
器を制御してフリツプフロツプの構成段数を制御
することを特徴とするデイジタルPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250938A JPS60142622A (ja) | 1983-12-28 | 1983-12-28 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250938A JPS60142622A (ja) | 1983-12-28 | 1983-12-28 | デイジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142622A JPS60142622A (ja) | 1985-07-27 |
| JPH0345934B2 true JPH0345934B2 (ja) | 1991-07-12 |
Family
ID=17215242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250938A Granted JPS60142622A (ja) | 1983-12-28 | 1983-12-28 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142622A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799446A (ja) * | 1993-03-02 | 1995-04-11 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431260A (en) * | 1977-08-15 | 1979-03-08 | Nec Corp | Digital control phase synchronizing device |
| JPS5469372A (en) * | 1977-11-15 | 1979-06-04 | Nec Corp | Phase synchronizing circuit |
-
1983
- 1983-12-28 JP JP58250938A patent/JPS60142622A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142622A (ja) | 1985-07-27 |
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