JPH0346216A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は半導体装置の製造方法に関するものである。
２枚のシリコン単結晶の内、１枚のシリコン単結晶の表
面を酸化し厚さ数千人のシリコン酸化膜（以後Ｓｉｎｇ
と記す〉を形成する。この５ｉＯ１と他の１枚のシリコ
ン単結晶を分子間引力で圧着すると、５ｉＯ１をシリコ
ン単結晶の間に挿んだサンドインチ構造となる。この後
、一方のシリコン単結晶を研磨又はエツチングする。研
磨又はエツチングしたシリコン表面は平坦度が落ちる。
面を酸化し厚さ数千人のシリコン酸化膜（以後Ｓｉｎｇ
と記す〉を形成する。この５ｉＯ１と他の１枚のシリコ
ン単結晶を分子間引力で圧着すると、５ｉＯ１をシリコ
ン単結晶の間に挿んだサンドインチ構造となる。この後
、一方のシリコン単結晶を研磨又はエツチングする。研
磨又はエツチングしたシリコン表面は平坦度が落ちる。
直径１０關のシリコンウェハにおいて、５ｉＣｈ上のシ
リコン結晶の厚さは現在の技術レベルでは０．２−程度
の厚みムラがある。このため研磨又はエツチングしたシ
リコン表面にレジスト膜を塗布し、その後レジスト膜全
部と研磨又はエツチングされたシリコン結晶の一部をド
ライエツチングすることにより、研磨又はエツチングさ
れたシリコン結晶の５１０ｇ上の厚みムラをなくすこと
ができる。このような製造方法により作られた５ｉＯｔ
上のシリコンは厚みムラがなく、そのシリコン中に金属
酸化膜トランジスタ（以後ＭＯ３Ｉ−ランジスタと記す
）を作成した場合、シリコンウェハ内で特性変動のない
５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｎｌａｔｏｒ）
ＭＯＳ ）ランジスタを作成することができる。
リコン結晶の厚さは現在の技術レベルでは０．２−程度
の厚みムラがある。このため研磨又はエツチングしたシ
リコン表面にレジスト膜を塗布し、その後レジスト膜全
部と研磨又はエツチングされたシリコン結晶の一部をド
ライエツチングすることにより、研磨又はエツチングさ
れたシリコン結晶の５１０ｇ上の厚みムラをなくすこと
ができる。このような製造方法により作られた５ｉＯｔ
上のシリコンは厚みムラがなく、そのシリコン中に金属
酸化膜トランジスタ（以後ＭＯ３Ｉ−ランジスタと記す
）を作成した場合、シリコンウェハ内で特性変動のない
５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｎｌａｔｏｒ）
ＭＯＳ ）ランジスタを作成することができる。
第２図（ａ）〜（ｄｌの工程断面図により従来技術の半
導体装置の製造方法を説明する。第２図ｔａ＋は１枚の
シリコン単結晶ウェハ２１を示す、第２図〜）はシリコ
ンウェハの表面を熱酸化し、厚さ数千人のＳｉｎｇ膜２
２膜形２する。第２図ｆｃｌにおいて、他の１枚のシリ
コン単結晶ウェハ２３を真空中において表面にＳｉＯｘ
層を形成したシリコンウェハと５ｉＯｚ層を間に挿んで
圧着する０分子間引力により、２枚のシリコンウェハは
密着する。第２図ｆｄｌにおいて、片側のシリコン単結
晶ウェハ２３を、シリコンの残り厚みが所望の値になる
まで研磨又はエツチングする。しかし、以上に示した従
来技術では、第２図（ｄｌに示すように、研磨又はエツ
チング後のシリコン表面の平坦度は悪く、シリコンウェ
ハ内での厚みのバラツキは０．２μぐらいであった。
導体装置の製造方法を説明する。第２図ｔａ＋は１枚の
シリコン単結晶ウェハ２１を示す、第２図〜）はシリコ
ンウェハの表面を熱酸化し、厚さ数千人のＳｉｎｇ膜２
２膜形２する。第２図ｆｃｌにおいて、他の１枚のシリ
コン単結晶ウェハ２３を真空中において表面にＳｉＯｘ
層を形成したシリコンウェハと５ｉＯｚ層を間に挿んで
圧着する０分子間引力により、２枚のシリコンウェハは
密着する。第２図ｆｄｌにおいて、片側のシリコン単結
晶ウェハ２３を、シリコンの残り厚みが所望の値になる
まで研磨又はエツチングする。しかし、以上に示した従
来技術では、第２図（ｄｌに示すように、研磨又はエツ
チング後のシリコン表面の平坦度は悪く、シリコンウェ
ハ内での厚みのバラツキは０．２μぐらいであった。
第３図（ａｌ、 （ｂｌは従来技術により作成した５ｉ
０２をシリコン単結晶で挿んだサンドインチ構造の絶縁
膜上シリコン（以後Ｓ○■と呼ぶ〉において、研磨又は
エツチングされたシリコン中にＮ型ＭＯＳトランジスタ
を作成した場合の同一ウェハ間に形成されるトランジス
タの断面構造を示す、第３図（ａｌ、 （ｂｌ共に３１
はシリコン単結晶、３２はシリコン単結晶の上部を熱酸
化して形成されたｓ＋ｏｔｊ！、３３は研磨又はエツチ
ングされたシリコン単結晶のＰ型頭域、３４はＭＯ３）
ランジスタのソース領域となるＮ型高濃度層、３５はＭ
Ｏ３）ランジスタのドレイン領域となるＮ型高濃度層、
３６はゲート酸化膜、３７は多結晶シリコンから成るゲ
ート電極を示している。従来技術で作成されたＳＯＩ構
造の研磨又はエツチングされたシリコン中にＮＭＯ３）
ランジスタを作ると、研磨又はエツチングされたシリコ
ンの厚みのバラツキが大きいため、ウェハ内の一部では
ＭＯ３）ランジスタのソース３４及びドレイン３５がＳ
ｉＯ＊３２に接する第３図Ｔａｌに示す構造になるが、
ウェハ内の他の箇所ではＭＯＳトランジスタのソース３
４とドレイン３５の下にシリコン層３８が存在する第３
図色）に示す構造となる。
０２をシリコン単結晶で挿んだサンドインチ構造の絶縁
膜上シリコン（以後Ｓ○■と呼ぶ〉において、研磨又は
エツチングされたシリコン中にＮ型ＭＯＳトランジスタ
を作成した場合の同一ウェハ間に形成されるトランジス
タの断面構造を示す、第３図（ａｌ、 （ｂｌ共に３１
はシリコン単結晶、３２はシリコン単結晶の上部を熱酸
化して形成されたｓ＋ｏｔｊ！、３３は研磨又はエツチ
ングされたシリコン単結晶のＰ型頭域、３４はＭＯ３）
ランジスタのソース領域となるＮ型高濃度層、３５はＭ
Ｏ３）ランジスタのドレイン領域となるＮ型高濃度層、
３６はゲート酸化膜、３７は多結晶シリコンから成るゲ
ート電極を示している。従来技術で作成されたＳＯＩ構
造の研磨又はエツチングされたシリコン中にＮＭＯ３）
ランジスタを作ると、研磨又はエツチングされたシリコ
ンの厚みのバラツキが大きいため、ウェハ内の一部では
ＭＯ３）ランジスタのソース３４及びドレイン３５がＳ
ｉＯ＊３２に接する第３図Ｔａｌに示す構造になるが、
ウェハ内の他の箇所ではＭＯＳトランジスタのソース３
４とドレイン３５の下にシリコン層３８が存在する第３
図色）に示す構造となる。
第３図（ａｌに示す構造のトランジスタと第３図〜）に
示す構造のトランジスタでは、ドレインに高電圧を加え
た時のドレイン近傍の空乏層の拡がり具合は異なる。前
者ではドレインの下には空乏層は拡がらず、後者では拡
がってしまう、又、第３図（ｂｌのトランジスタ構造で
は、ソース３４とドレイン３５の下にシリコン層３８が
存在することにより、このトランジスタとこのトランジ
スタに隣接して存在するトランジスタの間に相互作用が
生じるが、第３図＋ａｌの構造のトランジスタではその
ような相互作用は生じない。
示す構造のトランジスタでは、ドレインに高電圧を加え
た時のドレイン近傍の空乏層の拡がり具合は異なる。前
者ではドレインの下には空乏層は拡がらず、後者では拡
がってしまう、又、第３図（ｂｌのトランジスタ構造で
は、ソース３４とドレイン３５の下にシリコン層３８が
存在することにより、このトランジスタとこのトランジ
スタに隣接して存在するトランジスタの間に相互作用が
生じるが、第３図＋ａｌの構造のトランジスタではその
ような相互作用は生じない。
〔発明が解決しようとする８題〕
本発明は、ＳｉＯｘ層をシリコンで挿んだ構造の張り合
わせＳｏｌにおいて、研磨又はエツチングされたシリコ
ンのウェハ内の厚みのバラツキをなくす技術を提供する
ことを目的とする。
わせＳｏｌにおいて、研磨又はエツチングされたシリコ
ンのウェハ内の厚みのバラツキをなくす技術を提供する
ことを目的とする。
研磨する側のシリコンを所望の厚みの近くまで研磨し、
その後研磨又はエツチングしたシリコン表面にレジスト
膜を塗布し、その後ドライエッチングによりレジスト膜
の全てと研磨又はエツチングしたシリコン表面の一部を
消去する。
その後研磨又はエツチングしたシリコン表面にレジスト
膜を塗布し、その後ドライエッチングによりレジスト膜
の全てと研磨又はエツチングしたシリコン表面の一部を
消去する。
レジスト膜をエツチング速度とシリコンのエツチング速
度を近い値にすることにより、研磨又はエツチングされ
たシリコン層の表面は優れた平坦度を持つことになり、
研磨又はエツチングされたシリコンのＳｉ０ｇ上の厚み
のウェハ内バラツキは非常に小さくなる。以下図面を参
照し、本発明の詳細な説明する。
度を近い値にすることにより、研磨又はエツチングされ
たシリコン層の表面は優れた平坦度を持つことになり、
研磨又はエツチングされたシリコンのＳｉ０ｇ上の厚み
のウェハ内バラツキは非常に小さくなる。以下図面を参
照し、本発明の詳細な説明する。
第１図（ａｌ〜（ｇｌの工程断面図により本発明の半導
体装置の製造方法を説明する。第１図ｆａｔは１枚のシ
リコン単結晶ウェハ１１を示す。第１図（ｂｌはシリコ
ンウェハ１１の表面を熱酸化し、厚さ数千人のＳｉＯ□
膜１２膜形２する。第１図（Ｃ）において、他の１枚の
シリコン単結晶ウェハ１３を真空中において表面に５４
０１層を形成したシリコンウェハと５ｉＯｔｌｌｉを間
に挿んで圧着する０分子間引力により、２枚のシリコン
ウェハは密着する。第１図＋ｄｌにおいて、片側のシリ
コン単結晶ウェハ１３をシリコンの残り厚みが所望の値
になるまで研磨又はエツチングする。この時点で研磨又
はエツチングされたシリコン層１３の厚みは少なくとも
０．２ｎ程度のバラツキがある。この厚みのバラツキを
なくすために、第１図（ｅｌにおいてフォトレジスト１
４を塗布する。この後フォトレジスト１４の構造の緻密
化のため、紫外線の照射を行ってもよい。第１図（ｆ）
において、フォトレジスト１４の全てと研磨又はエツチ
ングされたシリコン層１３の一部をイオン照射１５によ
りドライエツチングを行う、フォトレジストとシリコン
のエツチング速度を近い値になるようにドライエツチン
グの条件を求めることにより、第１図（幻に示すように
研磨又はエツチングされたシリコン層１３の表面は平坦
になる。その結果、ウェハ内でのシリコン層１３の厚み
のバラツキはほとんどなくなる。
体装置の製造方法を説明する。第１図ｆａｔは１枚のシ
リコン単結晶ウェハ１１を示す。第１図（ｂｌはシリコ
ンウェハ１１の表面を熱酸化し、厚さ数千人のＳｉＯ□
膜１２膜形２する。第１図（Ｃ）において、他の１枚の
シリコン単結晶ウェハ１３を真空中において表面に５４
０１層を形成したシリコンウェハと５ｉＯｔｌｌｉを間
に挿んで圧着する０分子間引力により、２枚のシリコン
ウェハは密着する。第１図＋ｄｌにおいて、片側のシリ
コン単結晶ウェハ１３をシリコンの残り厚みが所望の値
になるまで研磨又はエツチングする。この時点で研磨又
はエツチングされたシリコン層１３の厚みは少なくとも
０．２ｎ程度のバラツキがある。この厚みのバラツキを
なくすために、第１図（ｅｌにおいてフォトレジスト１
４を塗布する。この後フォトレジスト１４の構造の緻密
化のため、紫外線の照射を行ってもよい。第１図（ｆ）
において、フォトレジスト１４の全てと研磨又はエツチ
ングされたシリコン層１３の一部をイオン照射１５によ
りドライエツチングを行う、フォトレジストとシリコン
のエツチング速度を近い値になるようにドライエツチン
グの条件を求めることにより、第１図（幻に示すように
研磨又はエツチングされたシリコン層１３の表面は平坦
になる。その結果、ウェハ内でのシリコン層１３の厚み
のバラツキはほとんどなくなる。
上記の本発明の詳細な説明において、ドライエツチング
する前にシリコン層１３の上にフォトレジスト１４を塗
布したが、この塗布する材料としてはポリイミド等の絶
縁物でもあるいは多結晶シリコンでも良い、特に多結晶
シリコンであれば、ドライエツチングであれ、フン酸等
の液状の化学的エツチングであれ、シリコンとエツチン
グ速度がほぼ等しいため、研磨又はエツチングされたシ
リコン層１３の厚みのバラツキをなくすには遺してい〔
発明の効果〕 以上詳細に説明したように、本発明のＳ○■構造をした
シリコンウェハはＳｉ０ｇ上のシリコン層の平坦度が良
く、しかも厚みのバラツキがない、この本発明のウェハ
を使うと、５１（ｈ上のシリコン層内にＭＯＳ）ランジ
スタを形成する場合、ウェハ内でトランジスタ特性にバ
ラツキのないトランジスタを形成することができる利点
を有する。
する前にシリコン層１３の上にフォトレジスト１４を塗
布したが、この塗布する材料としてはポリイミド等の絶
縁物でもあるいは多結晶シリコンでも良い、特に多結晶
シリコンであれば、ドライエツチングであれ、フン酸等
の液状の化学的エツチングであれ、シリコンとエツチン
グ速度がほぼ等しいため、研磨又はエツチングされたシ
リコン層１３の厚みのバラツキをなくすには遺してい〔
発明の効果〕 以上詳細に説明したように、本発明のＳ○■構造をした
シリコンウェハはＳｉ０ｇ上のシリコン層の平坦度が良
く、しかも厚みのバラツキがない、この本発明のウェハ
を使うと、５１（ｈ上のシリコン層内にＭＯＳ）ランジ
スタを形成する場合、ウェハ内でトランジスタ特性にバ
ラツキのないトランジスタを形成することができる利点
を有する。
第１図ｆａｌ〜（Ｏは本発明の半導体装置の製造工程を
示す断面図、第２図（５）〜（ｄｉは従来の半導体装置
の製造工程を示す断面図、第３図（ａｌ、 （ｂｌは共
に従来の製造方法で作った半導体シリコンウェハ内に存
在するＮＭＯ３）ランジスタの断面構造を示すものであ
る。 １１、１３・・・シリコン単結晶ウェハ１２・・・・・
シリコン酸化膜 １４・ ・フォトレジスト １５・ ドライエツチング用イオン 以 上
示す断面図、第２図（５）〜（ｄｉは従来の半導体装置
の製造工程を示す断面図、第３図（ａｌ、 （ｂｌは共
に従来の製造方法で作った半導体シリコンウェハ内に存
在するＮＭＯ３）ランジスタの断面構造を示すものであ
る。 １１、１３・・・シリコン単結晶ウェハ１２・・・・・
シリコン酸化膜 １４・ ・フォトレジスト １５・ ドライエツチング用イオン 以 上
Claims (3)
- （１）シリコン結晶の表面を酸化しシリコン酸化膜を形
成する工程、前記シリコン酸化膜と他のシリコン結晶を
張り合わせる工程、一方のシリコン結晶を研磨又はエッ
チングする工程、研磨又はエッチングされたシリコン結
晶表面に絶縁膜を塗布する工程、ドライエッチングによ
り前記絶縁膜の全て及び前記研磨又はエッチングされた
シリコン結晶の一部をエッチングする工程とからなる半
導体装置の製造方法。 - （２）特許請求の範囲第１項記載の半導体装置の製造方
法において、研磨又はエッチングされたシリコン結晶表
面に塗布する絶縁膜はフォトレジスト膜であることを特
徴とする半導体装置の製造方法。 - （３）シリコン結晶の表面を酸化しシリコン酸化膜を形
成する工程、前記シリコン酸化膜と他のシリコン結晶を
張り合わせる工程、一方のシリコン結晶を研磨又はエッ
チングする工程、研磨又はエッチングされたシリコン結
晶表面に多結晶シリコン膜を堆積する工程、ドライエッ
チング又は化学的エッチングにより前記多結晶シリコン
膜の全て及び前記研磨又はエッチングされたシリコン結
晶の一部をエッチングする工程とから成る半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186789A JP2811006B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186789A JP2811006B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346216A true JPH0346216A (ja) | 1991-02-27 |
| JP2811006B2 JP2811006B2 (ja) | 1998-10-15 |
Family
ID=16108233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18186789A Expired - Lifetime JP2811006B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811006B2 (ja) |
-
1989
- 1989-07-13 JP JP18186789A patent/JP2811006B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2811006B2 (ja) | 1998-10-15 |
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