JPH0346920B2 - - Google Patents
Info
- Publication number
- JPH0346920B2 JPH0346920B2 JP59148408A JP14840884A JPH0346920B2 JP H0346920 B2 JPH0346920 B2 JP H0346920B2 JP 59148408 A JP59148408 A JP 59148408A JP 14840884 A JP14840884 A JP 14840884A JP H0346920 B2 JPH0346920 B2 JP H0346920B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- ram
- read
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はRAMに対してデータの書込み／読出
しを行う装置に係り、特にRAMの検査方法に関
する。
しを行う装置に係り、特にRAMの検査方法に関
する。
最近のオフイスオートメーシヨン（OA）機器
はマイクロプロセツサを内蔵し、RAMにデータ
を格納して処理するようになつてきた。そしてこ
れ等のOA機器では、コストを下げるためRAM
及び書込み／読出し回路に、誤り検出手段を持た
ないものが多い。
はマイクロプロセツサを内蔵し、RAMにデータ
を格納して処理するようになつてきた。そしてこ
れ等のOA機器では、コストを下げるためRAM
及び書込み／読出し回路に、誤り検出手段を持た
ないものが多い。
しかしOA機器の高性能化に伴い処理するデー
タ量が増え、RAMの容量も増大している。従つ
てRAM機能の信頼性が重要視されるようになつ
てきた。そこでこれ等の機器の中には電源投入時
又はオペレータの診断時に、RAM機能のチエツ
クを行うものも少なくない。
タ量が増え、RAMの容量も増大している。従つ
てRAM機能の信頼性が重要視されるようになつ
てきた。そこでこれ等の機器の中には電源投入時
又はオペレータの診断時に、RAM機能のチエツ
クを行うものも少なくない。
このRAM機能チエツク時には、書込み／読出
し回路を含み確実な機能チエツクが、簡単に実施
出来ることが必要である。
し回路を含み確実な機能チエツクが、簡単に実施
出来ることが必要である。
RAM機能のチエツクの方法としては、まず或
アドレスにデータ〔55H〕を書込んだ後に、本当
に書込まれているかどうか読出して確認し、次に
同じアドレスにデータ〔AAH〕を書込み、これ
を読出して確認する。この動作を総てのアドレス
空間に対して行うのが一般的である。
アドレスにデータ〔55H〕を書込んだ後に、本当
に書込まれているかどうか読出して確認し、次に
同じアドレスにデータ〔AAH〕を書込み、これ
を読出して確認する。この動作を総てのアドレス
空間に対して行うのが一般的である。
即ち010101を書込んで読出し、次に同じアドレ
スに101010を書込んで読出すことにより、データ
に誤りが発生しているかどうかでRAMの異常検
出を行う。
スに101010を書込んで読出すことにより、データ
に誤りが発生しているかどうかでRAMの異常検
出を行う。
上記の方法によりRAM機能のチエツクを行う
と、例えばRAMのデコード回路が故障し、アド
レス信号が正しく出ていなくて、指定したアドレ
スにデータが書込まれないにも拘わらず、チエツ
ク結果が良となることがある。
と、例えばRAMのデコード回路が故障し、アド
レス信号が正しく出ていなくて、指定したアドレ
スにデータが書込まれないにも拘わらず、チエツ
ク結果が良となることがある。
即ちアドレス信号の最下位ビツトが常に“１”
となつてしまつたとすると、〔×××０〕番地と
〔×××１〕番地のどちらを指定しても、データ
は〔×××１〕番地に書込まれる。しかし上記方
法では番地の確認をしていないため、障害が検出
されず良となつてしまうという問題がある。
となつてしまつたとすると、〔×××０〕番地と
〔×××１〕番地のどちらを指定しても、データ
は〔×××１〕番地に書込まれる。しかし上記方
法では番地の確認をしていないため、障害が検出
されず良となつてしまうという問題がある。
上記問題点は、RAMに対してデータの書込み
と読出しを行う装置において、RAMの総てのア
ドレスに特定のデータＡを書込む第１の工程と、
最初のアドルスを指定してデータを読出し、その
データが前記特定のデータＡかどうかを確認する
第２の工程と、特定のデータＡが確認された時
に、前記アドレスを指定して前記データＡとは異
なる特定のデータＢを書込み、その後そのアドレ
スを指定してデータを読出し、そのデータが前記
特定のデータＢかどうかを確認する第３の工程
と、特定のデータＢが確認された時に、前記アド
レスより大きなアドレスのみを順次指定してデー
タを読出し、そのデータが前記特定のデータＡか
どうかを確認する第４の工程とを含み、最初のア
ドレスに順次＋１してRAMの残りの総てのアド
レスに対して前記第２の工程から第４の工程を行
うようにした、本発明によるRAMの検査方法に
よつて解決される。
と読出しを行う装置において、RAMの総てのア
ドレスに特定のデータＡを書込む第１の工程と、
最初のアドルスを指定してデータを読出し、その
データが前記特定のデータＡかどうかを確認する
第２の工程と、特定のデータＡが確認された時
に、前記アドレスを指定して前記データＡとは異
なる特定のデータＢを書込み、その後そのアドレ
スを指定してデータを読出し、そのデータが前記
特定のデータＢかどうかを確認する第３の工程
と、特定のデータＢが確認された時に、前記アド
レスより大きなアドレスのみを順次指定してデー
タを読出し、そのデータが前記特定のデータＡか
どうかを確認する第４の工程とを含み、最初のア
ドレスに順次＋１してRAMの残りの総てのアド
レスに対して前記第２の工程から第４の工程を行
うようにした、本発明によるRAMの検査方法に
よつて解決される。
即ちRAMの各アドレス毎にデータの書込み／
読出しを行うと共に、他のアドレスのデータが破
壊されていないかどうかを検出する。
読出しを行うと共に、他のアドレスのデータが破
壊されていないかどうかを検出する。
第１図は本発明の一実施例を示す回路のブロツ
ク図でプリンタの回路例を示し、第２図は第１図
の動作を説明するフローチヤートである。
ク図でプリンタの回路例を示し、第２図は第１図
の動作を説明するフローチヤートである。
マイクロプロセツサ１はROM２に格納されて
いるプログラムを読出して動作する。インタフエ
ース制御回路４からは印字データ等が入る。マイ
クロプロセツサ１は該印字データを一旦RAM３
に書込む。
いるプログラムを読出して動作する。インタフエ
ース制御回路４からは印字データ等が入る。マイ
クロプロセツサ１は該印字データを一旦RAM３
に書込む。
RAM３に書込まれた印字データはマイクロプ
ロセツサ１により読出され、文字コードであれば
文字発生回路７から該当する文字パターンが読出
されて印字ヘツド制御回路１０に送出される。印
字ヘツド制御回路１０に送出された文字パターン
は印字ヘツド１１により印字される。
ロセツサ１により読出され、文字コードであれば
文字発生回路７から該当する文字パターンが読出
されて印字ヘツド制御回路１０に送出される。印
字ヘツド制御回路１０に送出された文字パターン
は印字ヘツド１１により印字される。
この時マイクロプロセツサ１は同時にスペース
制御回路８を制御して、スペースモータ９を駆動
し、印字ヘツド１１を運搬するキヤリツジのスペ
ース動作を行わせる。
制御回路８を制御して、スペースモータ９を駆動
し、印字ヘツド１１を運搬するキヤリツジのスペ
ース動作を行わせる。
マイクロプロセツサ１はRAM３から読出した
印字データに改行指定があると、改行制御回路５
を制御して改行モータ６を駆動し、紙送りを行わ
せる。
印字データに改行指定があると、改行制御回路５
を制御して改行モータ６を駆動し、紙送りを行わ
せる。
オペレータパネル１３から入力ポート１２を経
てマイクロプロセツサ１に、第２図に示す如く
RAM３の書込み／読出し検査開始の指示がある
と、マイクロプロセツサ１はROM２からプログ
ラムを読出して、RAM３のチエツクを開始す
る。
てマイクロプロセツサ１に、第２図に示す如く
RAM３の書込み／読出し検査開始の指示がある
と、マイクロプロセツサ１はROM２からプログ
ラムを読出して、RAM３のチエツクを開始す
る。
まずRAM３の全アドレスに特定のデータ例え
ば16進の〔55H〕を書込む。その後最初のアドレ
スを指定してそのデータを読出してみる。ここで
読出したデータが〔55H〕でなければRAM３の
異常と判定するが、読出したデータが〔55H〕で
あれば同一アドレスに別の特定のデータ例えば16
進の〔AAH〕を書込む。
ば16進の〔55H〕を書込む。その後最初のアドレ
スを指定してそのデータを読出してみる。ここで
読出したデータが〔55H〕でなければRAM３の
異常と判定するが、読出したデータが〔55H〕で
あれば同一アドレスに別の特定のデータ例えば16
進の〔AAH〕を書込む。
前記で〔AAH〕を書込んだアドレスを指定し
てデータを読出してみる。ここで読出したデータ
が〔AAH〕でなければRAM３の異常と判定す
るが、読出したデータが〔AAH〕であれば、最
初のアドレスより大きなアドレスのみを順次指定
してデータの読出しを行う。
てデータを読出してみる。ここで読出したデータ
が〔AAH〕でなければRAM３の異常と判定す
るが、読出したデータが〔AAH〕であれば、最
初のアドレスより大きなアドレスのみを順次指定
してデータの読出しを行う。
そのデータが〔55H〕でないものがあれば
RAM３の異常か、または最初のアドレスの次の
アドレスの内容がAAHになつていたとすればそ
れはデコード回路の障害と判定するが、読出した
データが総て〔55H〕のままならば、最初のアド
レスに順次＋１して、RAM３のアドレス内で上
記の動作を繰り返し、RAM３のアドレスを越え
たならば、RAM３は正常と判定して終了する。
RAM３の異常か、または最初のアドレスの次の
アドレスの内容がAAHになつていたとすればそ
れはデコード回路の障害と判定するが、読出した
データが総て〔55H〕のままならば、最初のアド
レスに順次＋１して、RAM３のアドレス内で上
記の動作を繰り返し、RAM３のアドレスを越え
たならば、RAM３は正常と判定して終了する。
以上説明した如く、本発明は書込み／読出し回
路を含み総てのRAM機能を容易にチエツクする
ことが出来る。
路を含み総てのRAM機能を容易にチエツクする
ことが出来る。
第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図は第１図の動作を説明するフローチ
ヤートである。 １はマイクロプロセツサ、２はROM、３は
RAM、４はインタフエース制御回路、５は改行
制御回路、６は改行モータ、７は文字発生回路、
８はスペース制御回路、９はスペースモータ、１
０は印字ヘツド制御回路、１１は印字ヘツド、１
２は入力ポート、１３はオペレータパネルであ
る。
ク図、第２図は第１図の動作を説明するフローチ
ヤートである。 １はマイクロプロセツサ、２はROM、３は
RAM、４はインタフエース制御回路、５は改行
制御回路、６は改行モータ、７は文字発生回路、
８はスペース制御回路、９はスペースモータ、１
０は印字ヘツド制御回路、１１は印字ヘツド、１
２は入力ポート、１３はオペレータパネルであ
る。
Claims (1)
- １ RAMに対してデータの書込みと読出しを行
う装置において、RAMの総てのアドレスに特定
のデータＡを書込む第１の工程と、最初のアドレ
スを指定してデータを読出し、そのデータが特定
のデータＡかどうかを確認する第２の工程と、特
定のデータＡが確認された時に、前記アドレスを
指定してデータＡとは異なる特定のデータＢを書
込み、その後そのアドレスを指定してデータを読
出し、そのデータが特定のデータＢかどうかを確
認する第３の工程と、特定のデータＢが確認され
た時に、前記アドレスより大きなアドレスのみを
順次指定してデータを読出し、そのデータが特定
のデータＡかどうかを確認する第４の工程とを含
み、最初のアドレスに順次＋１してRAMの残り
の総てのアドレスに対して前記第２の工程から第
４の工程を行うことを特徴とするRAMの検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14840884A JPS6127000A (ja) | 1984-07-17 | 1984-07-17 | Ｒａｍの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14840884A JPS6127000A (ja) | 1984-07-17 | 1984-07-17 | Ｒａｍの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6127000A JPS6127000A (ja) | 1986-02-06 |
| JPH0346920B2 true JPH0346920B2 (ja) | 1991-07-17 |
Family
ID=15452118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14840884A Granted JPS6127000A (ja) | 1984-07-17 | 1984-07-17 | Ｒａｍの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127000A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62273691A (ja) * | 1986-05-22 | 1987-11-27 | Canon Inc | 電子機器 |
| JP2811580B2 (ja) * | 1989-04-28 | 1998-10-15 | エヌシーアール インターナショナル インコーポレイテッド | Ｌｓｉメモリーのテスト方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101699A (en) * | 1980-01-14 | 1981-08-14 | Meidensha Electric Mfg Co Ltd | Ram fault diagnostic system |
-
1984
- 1984-07-17 JP JP14840884A patent/JPS6127000A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6127000A (ja) | 1986-02-06 |
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