JPH0347538B2 - - Google Patents
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- Publication number
- JPH0347538B2 JPH0347538B2 JP59036073A JP3607384A JPH0347538B2 JP H0347538 B2 JPH0347538 B2 JP H0347538B2 JP 59036073 A JP59036073 A JP 59036073A JP 3607384 A JP3607384 A JP 3607384A JP H0347538 B2 JPH0347538 B2 JP H0347538B2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- memory
- information
- timer information
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は回線制御装置等における実時間タイマ
の構成法に関する。
の構成法に関する。
回線制御装置等においては、応答時間監視、障
害検出等を目的として実時間タイマが用いられ
る。この場合、回線制御装置等では、通常、１台
で複数の回線を処理するため、実時間タイマは回
線対応に用意する必要がある。
害検出等を目的として実時間タイマが用いられ
る。この場合、回線制御装置等では、通常、１台
で複数の回線を処理するため、実時間タイマは回
線対応に用意する必要がある。
従来、このような実時間タイマは、メモリ中に
各回線対応のタイマ領域を固定的に設け、各タイ
マ領域を一定時間毎にスキヤンし、その内容を更
新することで実現していた。
各回線対応のタイマ領域を固定的に設け、各タイ
マ領域を一定時間毎にスキヤンし、その内容を更
新することで実現していた。
ところで、実時間タイマの使用法としては、時
間監視タイマのように、ある動作を監視してい
て、その動作が完了すると不用となるような使用
法がほとんどである。このため、従来のメモリ中
に各回線対応にタイマ領域を固定的に設ける方式
では、タイマの有効、無効、回線の使用にかかわ
らず、全回線分の全タイマを一様にスキヤンして
更新する必要があり、効率が悪いという欠点があ
つた。
間監視タイマのように、ある動作を監視してい
て、その動作が完了すると不用となるような使用
法がほとんどである。このため、従来のメモリ中
に各回線対応にタイマ領域を固定的に設ける方式
では、タイマの有効、無効、回線の使用にかかわ
らず、全回線分の全タイマを一様にスキヤンして
更新する必要があり、効率が悪いという欠点があ
つた。
本発明の目的は、上記従来方式の欠点を改善
し、不要となつたタイマ情報を効率よく削除し
て、有意なタイマ情報のみをメモリに蓄積するよ
うにした実時間タイマ方式を提供することにあ
る。
し、不要となつたタイマ情報を効率よく削除し
て、有意なタイマ情報のみをメモリに蓄積するよ
うにした実時間タイマ方式を提供することにあ
る。
本発明の要点は、タイマ情報を蓄積する第１の
メモリの他に、該メモリ中のタイマ情報のキヤン
セルを指示する情報（キヤンセル情報）を保持す
る第２のメモリを設け、前記第１のメモリをスキ
ヤンしてタイマ情報を更新する際、前記第２のメ
モリを参照し、当該タイマ情報がキヤンセル対象
である場合、該タイマ情報の領域に他の有意なタ
イマ情報を格納して、不要となつたタイマ情報を
削除するものである。
メモリの他に、該メモリ中のタイマ情報のキヤン
セルを指示する情報（キヤンセル情報）を保持す
る第２のメモリを設け、前記第１のメモリをスキ
ヤンしてタイマ情報を更新する際、前記第２のメ
モリを参照し、当該タイマ情報がキヤンセル対象
である場合、該タイマ情報の領域に他の有意なタ
イマ情報を格納して、不要となつたタイマ情報を
削除するものである。
第１図は本発明の一実施例のブロツク図であ
る。第１図において、１はタイマ情報の蓄積用メ
モリであり、２はメモリ１へタイマ情報を書き込
むアドレスを保持する書込みアドレスレジスタで
ある。３は一定時間毎にタイムアウトする固定タ
イマ、４は各部の動作を制御する制御回路であ
る。なお、第１図では制御線は省略している。５
はタイマ情報の更新時、メモリ１のタイマ情報を
順次スキヤンするためのアドレスを保持するスキ
ヤンアドレスレジスタである。６はタイマ情報の
更新から次の更新までの間にメモリ１中で不要と
なつたタイマ情報のキヤンセル情報を保持するメ
モリである。７はメモリ１から読み出されたタイ
マ情報を格納するタイマ情報レジスタ、８は更新
回路である。また、１０はタイマ情報書込み線、
１１はキヤンセル情報書込み線である。第１図で
は省略したが、タイマ情報のメモリ１への新規の
登録指示、あるいは、キヤンセル情報のメモリ６
への登録指示は、外部のプロセツサ等により行わ
れる。
る。第１図において、１はタイマ情報の蓄積用メ
モリであり、２はメモリ１へタイマ情報を書き込
むアドレスを保持する書込みアドレスレジスタで
ある。３は一定時間毎にタイムアウトする固定タ
イマ、４は各部の動作を制御する制御回路であ
る。なお、第１図では制御線は省略している。５
はタイマ情報の更新時、メモリ１のタイマ情報を
順次スキヤンするためのアドレスを保持するスキ
ヤンアドレスレジスタである。６はタイマ情報の
更新から次の更新までの間にメモリ１中で不要と
なつたタイマ情報のキヤンセル情報を保持するメ
モリである。７はメモリ１から読み出されたタイ
マ情報を格納するタイマ情報レジスタ、８は更新
回路である。また、１０はタイマ情報書込み線、
１１はキヤンセル情報書込み線である。第１図で
は省略したが、タイマ情報のメモリ１への新規の
登録指示、あるいは、キヤンセル情報のメモリ６
への登録指示は、外部のプロセツサ等により行わ
れる。
書込みアドレスレジスタ２は、メモリ１に蓄積
されているタイマ情報中の最上位のアドレス（す
なわち、最も上に積まれているタイマ情報のアド
レス）を指している。タイマ情報のメモリ１への
新規の登録要求が発生すると、制御回路４の制御
により書込みアドレスレジスタ２の内容が＋１さ
れ、それで示されるメモリ１のアドレスへ線１０
のタイマ情報が書き込まれる。タイマ情報の登録
要求が発生する都度、同様に動作を繰り返し、メ
モリ１に順次、新規のタイマ情報が蓄積される。
されているタイマ情報中の最上位のアドレス（す
なわち、最も上に積まれているタイマ情報のアド
レス）を指している。タイマ情報のメモリ１への
新規の登録要求が発生すると、制御回路４の制御
により書込みアドレスレジスタ２の内容が＋１さ
れ、それで示されるメモリ１のアドレスへ線１０
のタイマ情報が書き込まれる。タイマ情報の登録
要求が発生する都度、同様に動作を繰り返し、メ
モリ１に順次、新規のタイマ情報が蓄積される。
第２図はタイマ情報のフオーマツト例を示した
ものである。すなわち、タイマ情報は回線番号や
時間監視の種類等を示すフラグ部と、時間データ
を格納するタイマ部よりなる。なお、タイマ部に
は初め監視時間の初期値が設定されている。
ものである。すなわち、タイマ情報は回線番号や
時間監視の種類等を示すフラグ部と、時間データ
を格納するタイマ部よりなる。なお、タイマ部に
は初め監視時間の初期値が設定されている。
一方、上記タイマ情報の新規登録とは独立に固
定タイマ３は一定時間毎にタイムアウト信号を出
力する。該固定タイマ３のタイムアウトにより、
メモリ１に蓄積されているタイマ情報の更新動作
が起動される。すなわち、固定タイマ３がタイム
アウトすると、制御回路４の制御に基づき、スキ
ヤンアドレスレジスタ５の内容が所定のタイミン
グで０から順次インクリメントされる。このスキ
ヤンアドレスレジスタ５のインクリメント動作に
より、メモリ１が０番地から順次スキヤンされ
て、そのタイマ情報がレジスタ７に読み出され、
更新回路８でタイマ部の内容が更新された後、メ
モリ１の同一アドレスに再度書き込まれる。この
ようにしてスキヤンアドレスレジスタ５の内容が
書込みアドレスレジスタ２の内容と等しくなる
と、制御回路４はスキヤンアドレスレジスタ５の
インクリメント動作を止め、その結果、１回の更
新動作が終了する。以下、固定タイマ３がタイム
アウト信号を出力する毎に、かゝるタイマ情報の
更新動作が繰り返される 上記タイマ情報の更新時、不用となつたタイマ
情報のメモリ１からの削除が以下のようにして行
われる。不要となつたタイマ情報に対応するキヤ
ンセル情報は、随時、線１１を介してメモリ６へ
書き込まれる。メモリ６は到来するキヤンセル情
報を順次スタツクするタイプのもでよく、該メモ
リ６には、ある更新動作から次の更新動作までの
間に不要となつたタイマ情報に対応するキヤンセ
ル情報が保持されている。キヤンセル情報のフオ
ーマツトは第２図に示すタイマ情報中のフラグ部
と同じものである。
定タイマ３は一定時間毎にタイムアウト信号を出
力する。該固定タイマ３のタイムアウトにより、
メモリ１に蓄積されているタイマ情報の更新動作
が起動される。すなわち、固定タイマ３がタイム
アウトすると、制御回路４の制御に基づき、スキ
ヤンアドレスレジスタ５の内容が所定のタイミン
グで０から順次インクリメントされる。このスキ
ヤンアドレスレジスタ５のインクリメント動作に
より、メモリ１が０番地から順次スキヤンされ
て、そのタイマ情報がレジスタ７に読み出され、
更新回路８でタイマ部の内容が更新された後、メ
モリ１の同一アドレスに再度書き込まれる。この
ようにしてスキヤンアドレスレジスタ５の内容が
書込みアドレスレジスタ２の内容と等しくなる
と、制御回路４はスキヤンアドレスレジスタ５の
インクリメント動作を止め、その結果、１回の更
新動作が終了する。以下、固定タイマ３がタイム
アウト信号を出力する毎に、かゝるタイマ情報の
更新動作が繰り返される 上記タイマ情報の更新時、不用となつたタイマ
情報のメモリ１からの削除が以下のようにして行
われる。不要となつたタイマ情報に対応するキヤ
ンセル情報は、随時、線１１を介してメモリ６へ
書き込まれる。メモリ６は到来するキヤンセル情
報を順次スタツクするタイプのもでよく、該メモ
リ６には、ある更新動作から次の更新動作までの
間に不要となつたタイマ情報に対応するキヤンセ
ル情報が保持されている。キヤンセル情報のフオ
ーマツトは第２図に示すタイマ情報中のフラグ部
と同じものである。
さて、タイマ情報の更新時、スキヤンアドレス
レジスタ５で示されるメモリ１の該当アドレスの
タイマ情報がレジスタ７に読み出されると、制御
回路４は該タイマ情報に対応するキヤンセル情報
がメモリ６に保持されているか否か調べる。これ
は、タイマ情報とキヤンセル情報の回路番号を比
較することで行う。そして、該読み出されたタイ
マ情報のキヤンセル情報がメモリ６に保持されて
いない場合、レジスタ７のタイマ情報は更新回路
８で更新され、メモリ１の同一アドレスに再び書
き込まれる。これは既に述べた通りである。一
方、メモリ６に対応するキヤンセル情報が保持さ
れている場合は、その時のアドレスレジスタ２が
指すメモリ１内の最も上に積まれているタイマ情
報レジスタ７に読み出し、そのキヤンセル情報が
メモリ６にないことを確認して、更新回路８で更
新後、その時のスキヤンアドレスレジスタ５が指
すメモリ１のアドレス（すなわち、キヤンセルさ
れるべきタイマ情報が格納されていたアドレス）
へ書き込む。そして、アドレスレジスタ２の内容
を−１し、メモリ６の該当キヤンセル情報をクリ
アする。なお、アドレスレジスタ２が指すメモリ
１内のアドレスから読み出されたタイマ情報に対
し、そのキヤンセル情報がメモリ６に保持されて
いる場合は、アドレスレジスタ２の内容を−１
し、それが指すメモリ１内のアドレスのタイマ情
報を読み出すようにする。
レジスタ５で示されるメモリ１の該当アドレスの
タイマ情報がレジスタ７に読み出されると、制御
回路４は該タイマ情報に対応するキヤンセル情報
がメモリ６に保持されているか否か調べる。これ
は、タイマ情報とキヤンセル情報の回路番号を比
較することで行う。そして、該読み出されたタイ
マ情報のキヤンセル情報がメモリ６に保持されて
いない場合、レジスタ７のタイマ情報は更新回路
８で更新され、メモリ１の同一アドレスに再び書
き込まれる。これは既に述べた通りである。一
方、メモリ６に対応するキヤンセル情報が保持さ
れている場合は、その時のアドレスレジスタ２が
指すメモリ１内の最も上に積まれているタイマ情
報レジスタ７に読み出し、そのキヤンセル情報が
メモリ６にないことを確認して、更新回路８で更
新後、その時のスキヤンアドレスレジスタ５が指
すメモリ１のアドレス（すなわち、キヤンセルさ
れるべきタイマ情報が格納されていたアドレス）
へ書き込む。そして、アドレスレジスタ２の内容
を−１し、メモリ６の該当キヤンセル情報をクリ
アする。なお、アドレスレジスタ２が指すメモリ
１内のアドレスから読み出されたタイマ情報に対
し、そのキヤンセル情報がメモリ６に保持されて
いる場合は、アドレスレジスタ２の内容を−１
し、それが指すメモリ１内のアドレスのタイマ情
報を読み出すようにする。
以上の動作をメモリ１のスキヤン順に行うこと
により、メモリ１内のキヤンセルされるべき領域
へ、順次有効なタイマ情報がつめかえられ、不要
となつたタイマ情報がメモリ１から削除される。
により、メモリ１内のキヤンセルされるべき領域
へ、順次有効なタイマ情報がつめかえられ、不要
となつたタイマ情報がメモリ１から削除される。
上述した制御回路４の機能は、該制御回路４を
例えばマイクロプロセツサで構成することにより
容易に実現可能である。
例えばマイクロプロセツサで構成することにより
容易に実現可能である。
以上の説明から明らかな如く、本発明によれ
ば、不用なタイマ情報を毎回スキヤンする必要が
なく、また、タイマ更新毎に不用なタイマ情報が
削除されるためタイマの効率的な更新を行うこと
ができる。
ば、不用なタイマ情報を毎回スキヤンする必要が
なく、また、タイマ更新毎に不用なタイマ情報が
削除されるためタイマの効率的な更新を行うこと
ができる。
第１図は本発明の一実施例のブロツク図、第２
図はタイマ情報のフオーマツト例を示す図であ
る。 １……タイマ情報著積メモリ、２……書込みア
ドレスレジスタ、３……固定タイマ、４……制御
回路、５……スキヤンアドレスレジスタ、６……
キヤンセル情報保持メモリ、７……タイマ情報レ
ジスタ、８……更新回路。
図はタイマ情報のフオーマツト例を示す図であ
る。 １……タイマ情報著積メモリ、２……書込みア
ドレスレジスタ、３……固定タイマ、４……制御
回路、５……スキヤンアドレスレジスタ、６……
キヤンセル情報保持メモリ、７……タイマ情報レ
ジスタ、８……更新回路。
Claims (1)
- １ 一定時間毎にタイムアウトする固定タイマ
と、登録要求のあつたタイマ情報を蓄積する第１
メモリと、前記第１メモリに蓄積されているタイ
マ情報のキヤンセル情報を前記固定タイマにより
計時される前記一定時間に発生する分保持する第
２メモリとを具備し、前記第１メモリを前記一定
時間毎にスキヤンしてタイマ情報を順次読み出
し、その内容を更新して再書込みすると共に、該
タイマ情報の更新時、前記第２メモリを参照し、
前記第１メモリから読み出されたタイマ情報がキ
ヤンセル対象である場合、前記第１メモリ中の該
当タイマ情報のアドレスに他の有意なタイマ情報
を格納することを特徴とする実時間タイマ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036073A JPS60181843A (ja) | 1984-02-29 | 1984-02-29 | 実時間タイマ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036073A JPS60181843A (ja) | 1984-02-29 | 1984-02-29 | 実時間タイマ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181843A JPS60181843A (ja) | 1985-09-17 |
| JPH0347538B2 true JPH0347538B2 (ja) | 1991-07-19 |
Family
ID=12459558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036073A Granted JPS60181843A (ja) | 1984-02-29 | 1984-02-29 | 実時間タイマ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181843A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192152A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | プロセスの終了監視方式 |
-
1984
- 1984-02-29 JP JP59036073A patent/JPS60181843A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60181843A (ja) | 1985-09-17 |
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