JPH0348332A - シフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、マイクロプロセッサで使用される命令の一つ
であるシフト命令実行時に動作するシフト回路、特に多
数桁のシフｌ・時におけるオーバフロー判定の可能なシ
フト回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、ｒＭＣ６８００
０　　１６ビットマイクロプロセッサ　ユーザーズ・マ
ニュアル」４版（昭５７−７−１５＞日本モトローラ（
株）Ｐ．１４９に記載されるものがあった。

プログラム制御で動作するマイクロプロセッサの命令に
は、通常、オペランド（命令のオペレーションコードに
作用するデータやアドレス等が示される部分）のデータ
を右方向（最上位ビットＭＳＢ→最下位ビットＬＳＢ）
にシフトする右シフト命令と、左方向にシフトする左シ
フト命令が含まれている。一般に、シフト命令の命令実
行時間は、桁移動により乗算あるいは除算を行うため、
乗算命令あるいは除算命令の命令実行時間より短い。そ
のため、オペランドのデータに特定の数値を掛ける場合
、あるいはオペランドのデータを特定の数値で割る場合
に、シフト命令が多用されている。例えば、オペランド
データに２″　（但し、ｎ；正の整数〉を掛ける場合は
、左シフト命令が使用され、オペランドデータを２０で
割る場合は、右シフト命令が使用される。

シフト命令では、オペランドの指定、シフト回数の指定
、左あるいは右のシフ１・方向の指定を行なう。指定さ
れたオペランドのデータは、シフト回路にロードされ、
そのシフト回路で指定された回数だけ、右あるいは左方
向にシフトされる．シフト結果はオペランドに書込まれ
、命令の実行が完了する。このようなシフト命令を実行
する従来のシフト回路の一楢成例が第２図（ａ）．（ｂ
｝に示されている。

第２図（ａ），（ｂ）は、前記文献に記載された従来の
シフ１一回路の構成図である。

このシフト回路は、オペランドのデータをシフトするた
めのシフトレジスタ１０と、シフトレジスタ１０からの
桁あふれを格納するための１ビットのレジスタからなる
キャリーフラグ２０とで、横成されている。

このシフト回路の動作を第２図（ａ）．（ｂ）を参照し
つつ説明する。

シフト前のオペランドデータは５７Ｈ（但し、Ｈ；ヘキ
サデシマル数）、シフト回数は３回とする。

第４図の（ａ）−１と（ｂ）−１は、オペランドのデー
タがシフト回路のシフトレジスタ１０にロードされた状
態を示す。

右シフトでは、１回のシフト毎に、次の■〜■の動作が
行われる． ■　シフトレジスタ１０のビット７には“０″が入る。

■　シフトレジスタ１０のビット６〜ビットＯには、シ
フト前のビット７ヘビット１の状態がそれぞれ入る。

■　キャリーフラグ２０には、シフト前のシフトレジス
タ１０のビットＯの状態が入る。

左シフトでは、１回のシフト毎に、次の■〜■の勤作が
行われる。

■　シフトレジスタ１０のビット０には゛゜０″が入る
。

■　シフトレジスタ１０のビット７〜ビット１には、シ
フト前のビット６〜ビット０の状態がそれぞれ入る。

■　キャリーフラグ２０には、シフト前のシフトレジス
タ１０のビット７の状態が入る。

第２図（ａ＞　−２．　　（ａ＞　−３．　＜ａ）　−
４はそれぞれ１回口．２回目．３回目の右シフトが実行
された後のシフ１−レジスタ１０とキャリーフラグ２０
の状態を示し、第２図（ｂ）−２．（ｂ）−３，（ｂ）
−４はそれぞれ１回目，２回目．３回目の左シフトが実
行された後のシフトレジスタ１０とキャリーフラグ２０
の状態を示す。

このようにしてオペランドのデータは、右あるいは左方
向にシフトされる。

（発明が解決しようとする課題〉 しかしながら、上記構成のシフト回路では、次のような
課題があった。

従来のシフト回路では、例えばオペランドデー夕を左シ
フ１〜して、（オペランドデータ）Ｘ２”の乗算を行な
う際に、乗算結果がオーバフローしたか否かの判定が行
えない。即ち、第２図（ｂ）゛３で示されるように、２
回目のシフトにより、シフトレジスタ１０からの桁あふ
れにより、キャリーフラグ２０が“゜１′゜になったに
もかかわらず、第４図（ｂ）−４で示されるように、３
回目のシフトでキャリーフラグ２０が゛゜０゜゜となる
ため、そのキャリーフラグ２０の内容のテスト（チェッ
ク）を行なっても、乗算結果がオーバフローしたか否か
を判定することができなかった。

これを防止するため、１ビットシフト毎にキャリーフラ
グ２０の内容をチェックする回路を付加すノ１ば、オー
バフローの検出が可能であるが、チェックのために時間
がかかる。そのため、回路の増加を招くことなく、短時
間に、多数桁のシフト動作時のオーバフローの判定を的
確に行なうことが困難であった． 本発明は前記従来技術が持っていた課題として、簡単な
回路で、短時間に、多数桁のシフト動作時のオーバフロ
ーの判定を行うことが困難である点について解決したシ
フト回路を提供するものである． （課題を解決するための手段） 本発明は前記課題を解決するために、オペランドのデー
タをシフトするシフトレジスタと、前記シフトレジスタ
からの桁あふれを格納するキャリーフラグとを、備えた
マイクロプロセッサのシフト回路において、前記シフト
レジスタにおける最下位ビットＬＳＢから最上位ビット
ＭＳＢの方向へ前記オペランドのデータのシフトを行う
場合に、そのシフト開始前に前記キャリーフラグをリセ
ットするリセット手段と、前記キャリーフラグの出力と
前記最上位ビットＭＳＢとの論理をとってその論理結果
を前記キャリーフラグの入力にフィードバックするフィ
ードバック手段とを、設けたものである． （作用） 本発明によれば、以上のようにシフト回路を構成したの
で、リセット手段は、多数回の左シフトを１命令で実行
する場合に、シフト開始前にキャリーフラグをリセット
する。そして、フィードバック手段は、．一連のシフト
の途中で一度でもキャリーフラグが“１”にセットされ
ると、その後のシフトにより、再び゛゜０”にリセット
されることを防止する。これにより、回路の増加を招く
ことなく、左シフト命令の実行時に、シフト結果がオー
バフローしたかどうかを判定でき、オペランドのデータ
に特定の数値を掛ける演算を、乗算命令よりも命令実行
時間の短い左シフト命令に置き換えて実行できる。従っ
て、前記課題を解決できるのである。

（実施桝） 第１図は、本発明の一実施例を示すシフト回路の回路図
である。

このシフト回路は、データのパラレル入力及びパラレル
出力が可能なシフトレジスタ３０を備え、そのシフトレ
ジスタ３０のパラレルデータ入力端子ＤＯ〜Ｄ７（但し
、ＤＯがＬＳＢ．Ｄ７がＭＳＢ）には、マイクロプロセ
ッサの内部データバスＤＢＯ〜ＤＢ？　（但し、ＤＢＯ
がＬＳＢ，ＤＢ７がＭＳＢ）がそれぞれ接続されている
．また、シフトレジスタ３０のロード信号入力端子ＬＯ
、シフト方向選択入力端子Ｒ＋／Ｌ−　、シフトクロッ
ク入力端子ＣＫには、マイクロプロセッサの内部制御信
号であるロード信号ＬＯＡＤ、ライト信号ＲＩＧ｝ＩＴ
、シフトクロック信号Ｓ｝−ＩＦＴｃＬＫの各信号がそ
れぞれ接続されている。

このシフトレジスタ３０は、入力端子Ｒ＋／Ｌ一に“゜
１”が与えられて入力端子ＣＫにクロックが入力される
と、そのクロックの立下りでデータが１ビット右方向（
ＭＳＢ−ＬＳＢ方向）にシフトされ、ＭＳＢの入力端子
Ｄ７に“０１１が入る。

また、入力端しＲ”／Ｌ−に“゜０゜゜が与えられてい
て、入力端子ＣＫにクロックが入力されると、そのクロ
ックの立下りで、データは１ビット左方向（ＬＳＢ−Ｍ
ＳＢ方向）にシフトされ、ＬＳＤの入力端子Ｄｏに“゜
０”が入る。

シフトレジスタ３０のパラレルデータ出力端子ＱＯ〜Ｑ
７（但し、ＱＯがＬＳＢ．Ｑ７がＭＳＢ）には、トライ
ステートバッファ群４０中の各トライステートバッファ
４１〜４８の入力端子がそれぞれ接続され、その各出力
端子が内部データパスＤＢＯ〜ＤＢ７にそれぞれ接続さ
れている。各トライステートバッファ４１〜４８の制御
入力端子は、マイクロプロセッサの内部制御信号である
イネーブルシルト信号ＥＮＳＨＦＴと接続されている。

出力端子Ｑ７．ＱＯ及びライト信号ＲＩＧＨＴは、フィ
ードバック回路５０に接続され、その回路５０の出力側
が、Ｄ型フリップフロップ（以下、Ｄ　一ＦＦという）
からなるキャリーフラグ６０に接続されている。

フィードバック手段であるフィードバック回路５０は、
キャリーフラグ６０のデータ出力端子Ｑと出力端子Ｑ７
の論理和をとる２人力のオアゲート（以下、ＯＲゲート
という）５１と、ライト信号ＲＩＧＩＩＴを反転するイ
ンバータ５２とを備え、そのＯＲゲート５１及びインバ
ータ５２の出力｛ｐ，！Ｉに、２人力のアンドゲート（
以下、ＡＮＤゲートという〉５３が接続されている。出
力端子ＱＯとライト信号ＨＩＧＨＴは、２人力ＡＮＤゲ
ート５４の入力側に接続され、そのＡＮＤゲート５４と
５３の出力側が、２人力ＯＲゲー１・５５の入力側に接
続されている。ＯＲゲート５５の出力信号ＣＦＩＮは、
キャリーフラグ６０のデータ入力端子Ｄに接続されてい
る。

キャリーフラグ６０のクロック入力端子ＣＫは、シフト
クロツク信号ＳＨＦＴＣＬＫに、リセット入力端子Ｒは
マイクロプロセッサの内部制御信号であるキャリーフラ
グリセット信号ＲＳＴＣＦに、データ出力端子Ｑから出
力される信号ＣＦはＯＲゲート５１の入力側に、それぞ
れ接続されている。

リセット入力端子Ｒ及び信号ＲＳＴＣＦにより、リセッ
ト手段が構成されている。， このキャリーフラグ６０は、端子ＣＫにクロック信号Ｓ
ＨＦＴＣＬＫが入力されると、その信号ＳＨＦＴＣＬＫ
の立下りで、端子Ｄ上の信号ＣＦＩＮが端子Ｑに伝えら
れる。また、端子Ｒに゜“１゜゜の信号ＲＳＴＣＦが入
力されると、出力端子Ｑが“Ｏｔ＋となる。

第３図は第１図の右シフトのタイムチャート第４図は第
１図の左シフトのタイムチャートであり、これらの図を
参照しつつシフト動作（１）．（２）を説明する。なお
、第３図及び第４図において、ステートｉ〜ｉ＋４は、
マイクロプロセッサの命令実行動作を最小単位の動作に
分解したものである。

（１〉　第３図の右シフト動作 シフト前のオペランドのデータは、５７■４、シフト回
数は３回とする。

右シフト実行中のステートｉにおいて、信号ＬＯＡＤが
出力されて、内部データバスＤＢＯ〜ＤＢ７に乗せられ
たオペランドのデータが第１図のシフトレジスタ３０に
ロードされ、そのシフトレジスタ３０の出力端子ＱＯ−
Ｑ７が５７Ｈとなる。

ステートｉ＋１では、信号ＲＩＧＨＴが“゜１′゜とな
り、信号ＳＨＦＴＣＬＫが出力される。そのため、シフ
トレジスタ３０のデータは、１ビット右にシフトされ、
ＭＳＢの入力端子Ｄ７には“Ｏ′゛が入る。ステートｉ
＋２．ｉ＋３においても、信号ＲＩＧＨＴは“１”とな
り、信号ＳＨＦＴＣＬＫが出力されるため、ステートｉ
＋１，ｉ＋２，ｉ＋３で、シフトレジスタ３０の内容が
３回右方向にシフトされ、出力端子ＱＯ〜Ｑ７における
オペランドのデータはＯＡＩＩとなる。

また、ステートｉ＋１，ｉ＋２，ｉ＋３で、信号ＲＩＧ
ＨＴは“゜１゜゛となっているため、インバータ５２か
ら“゜Ｏ″が出力され、ＡＮＤゲート５３の出力が゜“
０゛′となり、ＡＮＤゲート５４の一方の入力端子には
“１゛′が入力される。そのため、シフトレジスタ３０
の出力端子ＱＯが、信号ＣＦＩＮとしてキャリーフラグ
６０の入力端子Ｄに印加される。ステートｉ＋１では、
出力端子ＱＯが“１″であるため、信号ＳＨＦ’ｌ’Ｃ
ＬＫの立下りで信号ＣＦが“１゜゜となる。ステートｉ
＋２，ｉ＋３においても、出力端子ＱＯは“１゜゛であ
り、信号ＣＦが、シフト終了後に“１゜゜となっている
。

ステートｉ＋４で、信号Ｅ　Ｎ　Ｓ　Ｈ　Ｆ　Ｔは“１
″となり、シフトされた出力端子ＱＯ〜Ｑ７上のオペラ
ンドのデータは、トライステートバッファ４１〜４８を
介して内部データパスＤＢＯ〜ＤＢ７に乗せられ、オペ
ランドに書込まれる。

（２）　第４図の左シフト動作 右シフト時と同様に、オペランドのデータは５７Ｈ、シ
フト回数は３回とする。

左シフト実行中のステートｉにおいて、信号ＬＯＡＤが
出力され、内部データパスＤＢ７〜ＤＢＯに乗せられた
オペランドのデータがシフトレジスタ３０の入力端子Ｄ
Ｏ〜Ｄ７にロードされ、出力端子Ｑ７〜ＱＯが５７Ｈと
なる。また、ステートｉで、信号ＲＳＴＣＦも出力され
、キャリーフラグ６０がリセットされてその出力信号Ｃ
Ｆが“Ｏ′゛となる。

ステートｉ＋１では、信号ＳＨＦＴＣＬＫが出力される
．この時、信号ＲＩＧＨＴは“０”であるため、シフト
レジスタ３０のデータは１ビット左にシフトされる。Ｌ
ＳＢの入力端子ＤＯには“゜０”が入り、出力端子ＱＯ
は“０１１となる．ステートｉ＋２，ｉ＋３においても
、信号ＳＨＦＴＣＬＫは出力されるため、ステートｉ＋
１，ｉ＋２，ｉ＋３でシフトレジスタ３０の内容は３回
左方向にシフトされ、オペランドのデータがＢ８Ｈとな
る。

また、ステートｉ＋１．ｉ−｝−２，ｉ＋３で信号ＲＩ
ＧＨＴは“゜０゜゛となっているため、ＡＮＤゲート５
４の一方の入力端子には“゜０゛が入力されてそのＡＮ
Ｄゲート５４の出力が“゜０゜゛となり、インバータ５
２の出力が“゜１゛゜となる。そのため、出力端子Ｑ７
の出力信号とキャリーフラグ６０の出力信号ＣＦとの論
工里和がＯＲゲート５１でとられ、その結果が信号ＣＦ
ＩＮ信号としてキャリーフラグ６０の入力端子Ｄに印加
される。ステートｉ＋１では、シフトレジスタ３０の出
力端子Ｑ７とキャリーフラグ６０の出力端子Ｑとも゛゜
０゜゛であり、信号ＣＦＩＮは“０”となるため、信号
ＳＨＦＴＣＬＫの立下りで信号ＣＦは“Ｏ゜゜がら変化
しない。ステートｉ＋２では、出力端子Ｑ７が“゜１゜
゜となるため、信号ＣＦＩＮは゜“１゛となり、信号Ｓ
ＨＦＴＣＬＫの立下りで信号ＣＦは“゜１′゜となる。

ステートｉ＋３では、出力信号Ｑ７は′゛Ｏ゜”である
が、キャリーフラグ６０の出力端子Ｑは“゜ｌ”であり
、信号ＣＦＩＮが゛１”となるため、信号ＳＨＦＴＣＬ
Ｋの立下りで、信号ＣＦは“１′゜から変化しない。ス
テートｉ＋４で、信号Ｅ　Ｎ　Ｓ　ＨＦＴが“゜１′゜
となり、シフトされたオペランドのデータはトライステ
ートバッファ４１〜４８を介して内部データパスＤＢＯ
〜ＤＢ７にのせられ、オペランドに書込まれる。

本実施例では、左方向にデータをシフトする場合に、シ
フト開始前にキャリーフラグ６０のリセットを行ない、
キャリーフラグ６０が一連のシフト過程で一度″１”に
セットされると、フィードバック回路５０により、その
後のシフトによって再び゛゜Ｏ゜゜にリセットされるこ
とがない。そのため、オーバフローが発生しても、キャ
リーフラグ６０の内容をチェックすることにより、的確
なオーバフ口一を検出し、演算結果の有効性を判断でき
る。従って、（オペランドのデータ）Ｘ２″の演算を、
乗算命令から左シフト命令に完全に置き換えることがで
き、複雑な回路を増加することなく、処理の高速化を計
ることができる。

なお、本発明は図示の実施例に限定されず、例えばシフ
トレジスタ３０を他のビット横成にしたり、フィードバ
ック回路５ｏを他のゲー１・回路等で横成したり、ある
いはキャリーフラグ６ｏをリセット機能付きの他のレジ
スタで椙成ずる等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、シフト開
始前にキャリーフラグをリセットするリセット手段と、
キャリーフラグの出力を入力にフィードバックするフィ
ードバック手段とを設けたので、キャリーフラグが一連
のシフト過程で−・度、例えば″゜１゜゜にセットされ
ると、その後のシフトにより、再び“゜Ｏ′゛にリセッ
トされることがない。

そのため、オーバフローの的確な判定が行える。

従って、（オペランドのデータ）×２ａの演算を、乗算
命令から左シフト命令に完全に置き換えることができ、
回路を増加することなく、処理の高速化が期待できる．

【図面の簡単な説明】

第１図は本発明の実施例を示すシフト回路の回路図、第
２図（ａ＞．（ｂ）は従来のシフト回路の動作説明図、
第３図は第１図の右シフトのタイムチャート、第４図は
第１図の左シフトのタイムチャートである。 １０．３０・・・・・・シフトレジスタ、５ｏ・曲・フ
ィードバック回路、２０．６０・・・・・・キャリーフ
ラグ。

Claims (1)

1. 【特許請求の範囲】 オペランドのデータをシフトするシフトレジスタと、前
   記シフトレジスタからの桁あふれを格納するキャリーフ
   ラグとを、備えたマイクロプロセッサのシフト回路にお
   いて、 前記シフトレジスタにおける最下位ビットから最上位ビ
   ットの方向へ前記オペランドのデータのシフトを行う場
   合に、そのシフト開始前に前記キャリーフラグをリセッ
   トするリセット手段と、前記キャリーフラグの出力と前
   記最上位ビットとの論理をとつてその論理結果を前記キ
   ャリーフラグの入力にフィードバックするフィードバッ
   ク手段とを、 設けたことを特徴とするシフトレジスタ。