JPH0350729A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0350729A JPH0350729A JP18535889A JP18535889A JPH0350729A JP H0350729 A JPH0350729 A JP H0350729A JP 18535889 A JP18535889 A JP 18535889A JP 18535889 A JP18535889 A JP 18535889A JP H0350729 A JPH0350729 A JP H0350729A
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- JP
- Japan
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- layer
- semiconductor device
- polycrystalline silicon
- silicon
- silicon layer
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は、半導体装置における配線接続に関する。
〔従来の技術Ｊ
従来の半導体装置における配線接続構造は、シリコン基
板に形成された拡散層あるいは、多結晶シリコン層ある
いは、アモルファスシリコン層上に、連続スパッター法
により形成されたＴｉ、ＴｉＮ、Ａｌ−３ｉの三層構造
であった。 ［発明が解決しようとする課題］ しかしながら、前述の従来技術では、ＴｉＮのピンホー
ルが存在し、ＡＩのスパイクにより拡散層が破壊され、
リークの原因となった。また、多結晶シリコンとＡＩの
接続では、多結晶シリコンへのＡＩの侵入がおき、ゲー
ト膜不良を引き起こすことがあった。さらに、アモルフ
ァスシリコンを用いた場合は、前述、拡散層より破壊が
顕著に現われ絶縁性が損なわれる場合が多くみられると
言う問題を有する。 本発明は、このような問題を解決するもので、その目的
とするところは、配線接続に於ける、ＡＩのスパイクに
よるリークを防止し、バリアメタル性の向上による安定
した配線接続を得ることが可能な半導体装置を提供する
ところにある。 ［課題を解決するための手段］ 本発明の半導体装置は、シリコンあるいは、多結晶シリ
コン層あるいは、アモルファスシリコン層を有し、該シ
リコンあるいは、多結晶シリコン層あるいは、アモルフ
ァスシリコン層上には、酸化雰囲気中の炉あるいは、酸
化雰囲気中のランプアニール炉により表面が酸化処理さ
れた金属チッ化ＩＩＭ層を有し、該金属チッ化膜層上に
は、金属層があることを特徴とする。 ［実 施 例］ 第１図は本発明の実施例に於ける半導体装置の断面図を
示す、第２図、第３図は、本発明の他の実施例に於ける
半導体装置の断面図を示す。 以下、本発明の実施例を詳細に説明する。 まず、シリコン基板】０１上に、酸化１ｍ １０２を形
成し、その後、高濃度に不純物拡散され多結晶シリコン
層】０３を形成し、該、多結晶シリコン層１０３上に気
相成長法により層間絶縁膜１０４を形成し、その後、多
結晶シリコン層１０３上をフォトリソ技術及びエツチン
グ技術によりシリコン酸化膜を除去する。その後、多結
晶シリコン層１．０３上の開孔部に、気相成長法により
アモルファスシリコン層１０５を形成し、その後、スパ
ッター法により、７４層１０６．ＴｉＮ層１０７を連続
スパッターする。その後、電気炉を用いて０２−１００
％で４００℃、１０分程度でＴｉＮ層１０７の酸化処理
１０８を行い、ＴｉＮ層のピンホールを低減させる。そ
の後、スパッター法によりＡｌ−３ｉ層１０９を形成し
、フォトリソ技術及びエツチング技術により所望のパタ
ーンに加工する。 以上の工程を経て、本発明の実施例に於ける半導体装置
の配線接続が完成する。上記、実施例のＴｉＮ層１０７
上への酸化処理は、酸化雰囲気中の炉で説明したが、酸
化雰囲気中のランプアニル炉、０２−１００％で４００
℃３０秒で酸化処理するごとにより、上記、酸化雰囲気
中の炉の処理と同様の効果が得られる。 第２図は７本発明の他の実施例に於ける半導体装置の断
面図である。すなわち、シリコン基板２０１上にイオン
打ち込み法を用いてＮ°拡散層２０２を形成し、その後
、シリコン酸化膜を気相成長法により眉間絶縁！ｉ！
２０３を形成し配線接続部分をフォトリソ技術及びエツ
チング技術によりシリコン酸化膜を除去する。その後、
Ｔｉ層２０４、ＴｉＮ層２０５．ＴｉＮ層の酸化膜処理
２０６、Ａｌ−５ｉ層２０６の形成方法は、第１図と同
様である。 第３図は、本発明のさらに他の実施例に於ける半導体装
置の断面図である８シリコン基板３０１上に酸化膜３０
２を形成し、その後、高濃度に不純物拡散された多結晶
シリコン層３０３を形成し、該、多結晶シリコン層３０
３上に気相成長法により層間絶縁膜３０４を形成し、配
線接続部分をフォトリソ技術及びエツチング技術により
シリコン酸化膜を除去する。その後、Ｔｉ層３０５、Ｔ
ｉＮ層３０６、ＴｉＮ層の酸化処理３０７゜Ａｌ−５ｉ
層３０８の形成方法は、第１図、第２図と同様である。 又、上述、第１図、第２図、第３図ではＴｉＮ層で説明
したが、タングステン等でも構わない。 〔発明の効果］ 以上、述べたように本発明の半導体装置の構造によれば
、ＴｔＮのピンホールが低減し、配線接続時にＡＩのス
パイクによる拡散層破壊やアモルファスシリコン層破壊
によるリークの防止や、多結晶シリコンへのＡＩの侵入
によるゲート膜不良の防止ができ、バリア性の向上によ
る安定した高品質な配線接続が可能となる。
板に形成された拡散層あるいは、多結晶シリコン層ある
いは、アモルファスシリコン層上に、連続スパッター法
により形成されたＴｉ、ＴｉＮ、Ａｌ−３ｉの三層構造
であった。 ［発明が解決しようとする課題］ しかしながら、前述の従来技術では、ＴｉＮのピンホー
ルが存在し、ＡＩのスパイクにより拡散層が破壊され、
リークの原因となった。また、多結晶シリコンとＡＩの
接続では、多結晶シリコンへのＡＩの侵入がおき、ゲー
ト膜不良を引き起こすことがあった。さらに、アモルフ
ァスシリコンを用いた場合は、前述、拡散層より破壊が
顕著に現われ絶縁性が損なわれる場合が多くみられると
言う問題を有する。 本発明は、このような問題を解決するもので、その目的
とするところは、配線接続に於ける、ＡＩのスパイクに
よるリークを防止し、バリアメタル性の向上による安定
した配線接続を得ることが可能な半導体装置を提供する
ところにある。 ［課題を解決するための手段］ 本発明の半導体装置は、シリコンあるいは、多結晶シリ
コン層あるいは、アモルファスシリコン層を有し、該シ
リコンあるいは、多結晶シリコン層あるいは、アモルフ
ァスシリコン層上には、酸化雰囲気中の炉あるいは、酸
化雰囲気中のランプアニール炉により表面が酸化処理さ
れた金属チッ化ＩＩＭ層を有し、該金属チッ化膜層上に
は、金属層があることを特徴とする。 ［実 施 例］ 第１図は本発明の実施例に於ける半導体装置の断面図を
示す、第２図、第３図は、本発明の他の実施例に於ける
半導体装置の断面図を示す。 以下、本発明の実施例を詳細に説明する。 まず、シリコン基板】０１上に、酸化１ｍ １０２を形
成し、その後、高濃度に不純物拡散され多結晶シリコン
層】０３を形成し、該、多結晶シリコン層１０３上に気
相成長法により層間絶縁膜１０４を形成し、その後、多
結晶シリコン層１０３上をフォトリソ技術及びエツチン
グ技術によりシリコン酸化膜を除去する。その後、多結
晶シリコン層１．０３上の開孔部に、気相成長法により
アモルファスシリコン層１０５を形成し、その後、スパ
ッター法により、７４層１０６．ＴｉＮ層１０７を連続
スパッターする。その後、電気炉を用いて０２−１００
％で４００℃、１０分程度でＴｉＮ層１０７の酸化処理
１０８を行い、ＴｉＮ層のピンホールを低減させる。そ
の後、スパッター法によりＡｌ−３ｉ層１０９を形成し
、フォトリソ技術及びエツチング技術により所望のパタ
ーンに加工する。 以上の工程を経て、本発明の実施例に於ける半導体装置
の配線接続が完成する。上記、実施例のＴｉＮ層１０７
上への酸化処理は、酸化雰囲気中の炉で説明したが、酸
化雰囲気中のランプアニル炉、０２−１００％で４００
℃３０秒で酸化処理するごとにより、上記、酸化雰囲気
中の炉の処理と同様の効果が得られる。 第２図は７本発明の他の実施例に於ける半導体装置の断
面図である。すなわち、シリコン基板２０１上にイオン
打ち込み法を用いてＮ°拡散層２０２を形成し、その後
、シリコン酸化膜を気相成長法により眉間絶縁！ｉ！
２０３を形成し配線接続部分をフォトリソ技術及びエツ
チング技術によりシリコン酸化膜を除去する。その後、
Ｔｉ層２０４、ＴｉＮ層２０５．ＴｉＮ層の酸化膜処理
２０６、Ａｌ−５ｉ層２０６の形成方法は、第１図と同
様である。 第３図は、本発明のさらに他の実施例に於ける半導体装
置の断面図である８シリコン基板３０１上に酸化膜３０
２を形成し、その後、高濃度に不純物拡散された多結晶
シリコン層３０３を形成し、該、多結晶シリコン層３０
３上に気相成長法により層間絶縁膜３０４を形成し、配
線接続部分をフォトリソ技術及びエツチング技術により
シリコン酸化膜を除去する。その後、Ｔｉ層３０５、Ｔ
ｉＮ層３０６、ＴｉＮ層の酸化処理３０７゜Ａｌ−５ｉ
層３０８の形成方法は、第１図、第２図と同様である。 又、上述、第１図、第２図、第３図ではＴｉＮ層で説明
したが、タングステン等でも構わない。 〔発明の効果］ 以上、述べたように本発明の半導体装置の構造によれば
、ＴｔＮのピンホールが低減し、配線接続時にＡＩのス
パイクによる拡散層破壊やアモルファスシリコン層破壊
によるリークの防止や、多結晶シリコンへのＡＩの侵入
によるゲート膜不良の防止ができ、バリア性の向上によ
る安定した高品質な配線接続が可能となる。
第１図は、本発明の半導体装１の一実施例を示す断面図
。 第２図及び、第３図は２本発明の半導体装置の他の実施
例を示す断面図。 １０１．２０１．３０１・・シリコン基板１０２．３０
２・・・・・・酸化膜 ２０２・・・・・・・・・・Ｎ４拡散層１０３．３０３
・・・・・・多結晶シリコン層１０４．２０３．３０４
・・層間絶縁膜１０５・・・・・・・・・・アモルファ
スシリコン層 １０６．２０４．３０５− ・Ｔｉ層 １０７．２０５．３０６＝ＴｉＮ層 １０８．２０６．３０７・・酸化処理膜１０９．２０７
．３０８・・Ａｌ−５ｉ層以上
。 第２図及び、第３図は２本発明の半導体装置の他の実施
例を示す断面図。 １０１．２０１．３０１・・シリコン基板１０２．３０
２・・・・・・酸化膜 ２０２・・・・・・・・・・Ｎ４拡散層１０３．３０３
・・・・・・多結晶シリコン層１０４．２０３．３０４
・・層間絶縁膜１０５・・・・・・・・・・アモルファ
スシリコン層 １０６．２０４．３０５− ・Ｔｉ層 １０７．２０５．３０６＝ＴｉＮ層 １０８．２０６．３０７・・酸化処理膜１０９．２０７
．３０８・・Ａｌ−５ｉ層以上
Claims (1)
- シリコンあるいは、多結晶シリコン層あるいは、アモル
ファスシリコン層を有し、該シリコンあるいは、多結晶
シリコン層あるいは、アモルファスシリコン層上には、
酸化雰囲気中の炉あるいは、酸化雰囲気中のランプアニ
ール炉により表面が酸化処理された金属チッ化膜層を有
し、該金属チッ化膜層上には、金属層がある構造を有す
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18535889A JPH0350729A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18535889A JPH0350729A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350729A true JPH0350729A (ja) | 1991-03-05 |
Family
ID=16169394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18535889A Pending JPH0350729A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350729A (ja) |
-
1989
- 1989-07-18 JP JP18535889A patent/JPH0350729A/ja active Pending
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