JPH069203B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH069203B2 JPH069203B2 JP62079171A JP7917187A JPH069203B2 JP H069203 B2 JPH069203 B2 JP H069203B2 JP 62079171 A JP62079171 A JP 62079171A JP 7917187 A JP7917187 A JP 7917187A JP H069203 B2 JPH069203 B2 JP H069203B2
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- layer
- forming
- refractory metal
- gate electrode
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置とその製造方法に関するものであ
る。
る。
（従来の技術） 従来の半導体装置として、シート抵抗を低くするため
に、二層構造配線を採用したものが知られている。
に、二層構造配線を採用したものが知られている。
第３図（ａ）は、この二層構造配線が施された半導体装
置の断面図である。
置の断面図である。
同図に示したように、シリコンなどの半導体基板１の上
には、薄い酸化膜を介して、第１の配線となるゲート配
線２が、約３５００Åの厚さで形成されている。このゲ
ート配線２上には、ＣＶＤ法によって、約３０００Åの
厚さの酸化膜３が堆積される。そして、この酸化膜３上
に二層構造配線６が施される。
には、薄い酸化膜を介して、第１の配線となるゲート配
線２が、約３５００Åの厚さで形成されている。このゲ
ート配線２上には、ＣＶＤ法によって、約３０００Åの
厚さの酸化膜３が堆積される。そして、この酸化膜３上
に二層構造配線６が施される。
２層構造配線６は、酸化膜３上に堆積されたポリシリコ
ン層４と、このポリシリコン層４上に形成されたシリサ
イド層５とからなる。ポリシリコン層４には、リンまた
は砒素がドープされている。また、シリサイド層５は、
ポリシリコン層４上にモリブデン層あるいはタングステ
ン層を形成した後、例えば８５０〜９５０℃の高温で加
熱することによって得ることができる。ここで、ポリシ
リコン層４の厚さは例えば、約１０００Å、シリサイド
層５の厚さは約３０００Åである。
ン層４と、このポリシリコン層４上に形成されたシリサ
イド層５とからなる。ポリシリコン層４には、リンまた
は砒素がドープされている。また、シリサイド層５は、
ポリシリコン層４上にモリブデン層あるいはタングステ
ン層を形成した後、例えば８５０〜９５０℃の高温で加
熱することによって得ることができる。ここで、ポリシ
リコン層４の厚さは例えば、約１０００Å、シリサイド
層５の厚さは約３０００Åである。
このように形成された２層構造配線６は、そのシート抵
抗が３〜５Ω／□と、低いものとすることができる。
抗が３〜５Ω／□と、低いものとすることができる。
また、従来の半導体装置として、ＬＤＤ構造を採用した
ＭＯＳトランジスタが知られている。このＬＤＤ構造
は、ＭＯＳトランジスタを微細化させた際のホットエレ
クトロンなどに対する信頼性を向上させるために採用さ
れる。
ＭＯＳトランジスタが知られている。このＬＤＤ構造
は、ＭＯＳトランジスタを微細化させた際のホットエレ
クトロンなどに対する信頼性を向上させるために採用さ
れる。
第４図は、ＬＤＤ構造のＭＯＳトランジスタを示す断面
図である。
図である。
このＬＤＤの構造のＭＯＳトランジスタの製造工程で
は、まず、基板１上に、薄い酸化膜を介して、ポリシリ
コン層４とシリサイド層５とからなる二層構造のゲート
電極７を形成する。このゲート電極７は、基板１の全面
にポリシリコン膜とシリサイド膜とを堆積した後、これ
らの膜をパターニングすることによって、形成される。
そして、このゲート電極７をマスクにして基板１に砒素
をイオン注入することにより、Ｎ−領域８を形成する。
その後、ＣＶＤ法を用いて酸化膜（図示せず）を全面に
堆積し、この酸化膜をＲＩＥ技術を用いてエッチバック
することにより、ゲート電極７の側壁に酸化物質のスペ
ーサ９を形成する。さらに、このスペーサ９およびゲー
ト電極７をマスクにして、再度砒素をイオン注入するこ
とにより、基板１内にＮ＋領域１０を形成する。
は、まず、基板１上に、薄い酸化膜を介して、ポリシリ
コン層４とシリサイド層５とからなる二層構造のゲート
電極７を形成する。このゲート電極７は、基板１の全面
にポリシリコン膜とシリサイド膜とを堆積した後、これ
らの膜をパターニングすることによって、形成される。
そして、このゲート電極７をマスクにして基板１に砒素
をイオン注入することにより、Ｎ−領域８を形成する。
その後、ＣＶＤ法を用いて酸化膜（図示せず）を全面に
堆積し、この酸化膜をＲＩＥ技術を用いてエッチバック
することにより、ゲート電極７の側壁に酸化物質のスペ
ーサ９を形成する。さらに、このスペーサ９およびゲー
ト電極７をマスクにして、再度砒素をイオン注入するこ
とにより、基板１内にＮ＋領域１０を形成する。
（発明が解決しようとする問題点） 第３図（ａ）に示したような、二層構造配線６を用いた
半導体装置は、シリサイド層５を形成するための高温の
熱処理工程を行う際に、第３図（ｂ）に示したようなク
ラック１１が生じてしまい、このため、二層構造配線６
に断線が生じてしまうという欠点を有している。これ
は、基板１の熱膨張率とポリシリコン層４やシリサイド
層５の熱膨張率とが異なるためである。特に、このクラ
ック１１は、二層構造配線６に急勾配の段差がある場合
には、この段差部分に多く発生する。
半導体装置は、シリサイド層５を形成するための高温の
熱処理工程を行う際に、第３図（ｂ）に示したようなク
ラック１１が生じてしまい、このため、二層構造配線６
に断線が生じてしまうという欠点を有している。これ
は、基板１の熱膨張率とポリシリコン層４やシリサイド
層５の熱膨張率とが異なるためである。特に、このクラ
ック１１は、二層構造配線６に急勾配の段差がある場合
には、この段差部分に多く発生する。
このため、従来の半導体装置では、二層構造配線６の段
差をの勾配を小さくすることにより、クラック１１の発
生の防止を図っていた。二層構造配線６の段差の勾配を
小さくする方法としては、例えば、ゲート配線２の周縁
部に段差がある場合には、ゲート配線２をパターンニン
グする際に、この終焉部の段差をテーパー状にエッチン
グする方法がある。また、酸化膜３の表面の凹凸による
段差に対しては、この酸化膜３としてリン、ボロンなど
の酸化物を混入したガラスを使用し、このガラスをリフ
ロー法などによって平坦化して、勾配を小さくする方法
がある。しかし、これらの方法を使用した場合には、製
造工程が複雑となって半導体装置の製造コストの上昇を
招くという、新たな欠点が生じていた。
差をの勾配を小さくすることにより、クラック１１の発
生の防止を図っていた。二層構造配線６の段差の勾配を
小さくする方法としては、例えば、ゲート配線２の周縁
部に段差がある場合には、ゲート配線２をパターンニン
グする際に、この終焉部の段差をテーパー状にエッチン
グする方法がある。また、酸化膜３の表面の凹凸による
段差に対しては、この酸化膜３としてリン、ボロンなど
の酸化物を混入したガラスを使用し、このガラスをリフ
ロー法などによって平坦化して、勾配を小さくする方法
がある。しかし、これらの方法を使用した場合には、製
造工程が複雑となって半導体装置の製造コストの上昇を
招くという、新たな欠点が生じていた。
また、上述のように、第３図（ａ）に示した半導体装置
では、二層構造配線６の下側の層として、リンまたは砒
素がドープされたポリシリコン層４を用いている。しか
し、リンまたは砒素がドープされたポリシリコン層４
は、同様の不純物をドープされたＮ＋領域１０とは電気
的なコンタクトが可能であるが、これを含まないＰ＋領
域とはコンタクトが不可能である。このため、ＣＭＯＳ
構造の半導体装置の場合には設計が極めて複雑になり、
またチップサイズが大きくなるという欠点もあった。
では、二層構造配線６の下側の層として、リンまたは砒
素がドープされたポリシリコン層４を用いている。しか
し、リンまたは砒素がドープされたポリシリコン層４
は、同様の不純物をドープされたＮ＋領域１０とは電気
的なコンタクトが可能であるが、これを含まないＰ＋領
域とはコンタクトが不可能である。このため、ＣＭＯＳ
構造の半導体装置の場合には設計が極めて複雑になり、
またチップサイズが大きくなるという欠点もあった。
一方、第４図に示すＬＤＤ構造の半導体装置において
は、ＲＩＥ技術を用いた酸化膜のエッチバックによって
スペーサ９を形成する際に、基板１やゲート酸化膜がイ
オン照射によってダメージを受けてしまうという欠点が
あった。このようなダメージは、ＰＮ接合のリーク電流
の増大や、ゲート酸化膜の耐圧性の劣化の原因となる。
は、ＲＩＥ技術を用いた酸化膜のエッチバックによって
スペーサ９を形成する際に、基板１やゲート酸化膜がイ
オン照射によってダメージを受けてしまうという欠点が
あった。このようなダメージは、ＰＮ接合のリーク電流
の増大や、ゲート酸化膜の耐圧性の劣化の原因となる。
また、スペーサ９を形成する工程が複雑であり、半導体
装置の製造コストを上昇させる原因となっていた。
装置の製造コストを上昇させる原因となっていた。
さらに、このような従来のＬＤＤ構造のＭＯＳトランジ
スタでは、上述したように、スペーサ９を絶縁物（ここ
では酸化物）で形成しており、このため、従来のＬＤＤ
構造のＭＯＳトランジスタには、Ｎ−領域８上にゲート
電極７が存在しなかった。このことは、トランジスタの
長期的な信頼性を損なう原因となっていた。
スタでは、上述したように、スペーサ９を絶縁物（ここ
では酸化物）で形成しており、このため、従来のＬＤＤ
構造のＭＯＳトランジスタには、Ｎ−領域８上にゲート
電極７が存在しなかった。このことは、トランジスタの
長期的な信頼性を損なう原因となっていた。
本発明は上記事情を考慮してなされたもので、高性能で
高信頼性を有し、且つ、安価な、半導体装置およびその
製造方法を提供することを目的とする。
高信頼性を有し、且つ、安価な、半導体装置およびその
製造方法を提供することを目的とする。
（問題点を解決するための手段） (1)第１の発明に係わる半導体装置は、 半導体基板上に形成された、高融点金属、高融点金属の
合金、高融点金属シリサイドまたはシリコンからなる第
１の配線層と、 この第１の配線層上に堆積された高融点金属窒化膜から
なる第２の配線層と、 この第２の配線層上に、選択ＣＶＤ法を用いて堆積され
たタングステン層と を有することを特徴とする。
合金、高融点金属シリサイドまたはシリコンからなる第
１の配線層と、 この第１の配線層上に堆積された高融点金属窒化膜から
なる第２の配線層と、 この第２の配線層上に、選択ＣＶＤ法を用いて堆積され
たタングステン層と を有することを特徴とする。
(2)第２の発明に係わる半導体装置の製造方法は、 上記第１の発明に係わる半導体装置の製造方法であっ
て、 半導体基板上に高融点金属、高融点金属の合金、高融点
金属シリサイドまたはシリコンを堆積することにより、
第１の膜を形成する工程と、 この第１の膜の上に高融点金属窒化物を堆積することに
より、第２の膜を形成する工程と、 前記第１の膜および前記第２の膜にパターニングを施す
ことにより、前記第１の配線層および前記第２の配線層
を形成する工程と、 前記半導体基板、前記第１の配線層および前記第２の配
線層に高温の加熱処理を施す工程と、 この加熱処理を施した後の前記第２の配線層上に選択Ｃ
ＶＤ法を用いてタングステン層を堆積する工程と、 を備えたことを特徴とする。
て、 半導体基板上に高融点金属、高融点金属の合金、高融点
金属シリサイドまたはシリコンを堆積することにより、
第１の膜を形成する工程と、 この第１の膜の上に高融点金属窒化物を堆積することに
より、第２の膜を形成する工程と、 前記第１の膜および前記第２の膜にパターニングを施す
ことにより、前記第１の配線層および前記第２の配線層
を形成する工程と、 前記半導体基板、前記第１の配線層および前記第２の配
線層に高温の加熱処理を施す工程と、 この加熱処理を施した後の前記第２の配線層上に選択Ｃ
ＶＤ法を用いてタングステン層を堆積する工程と、 を備えたことを特徴とする。
(3)第３の発明に係わる半導体装置は、 半導体基板上に絶縁膜を介して形成されたゲート電極
と、このゲート電極の側面に形成されたスペーサと、こ
のスペーサの下方に形成された低濃度不純物領域と該低
濃度不純物領域に隣接して形成された高濃度不純物領域
とからなるソースおよびドレインと、を備えた半導体装
置であって、 前記ゲート電極が、前記絶縁膜上に形成された導電性材
料からなる第１の導電層と、この第１の導電層上に形成
された高融点金属窒化膜からなる第２の導電層とからな
り、 前記スペーサが、前記第１の導電層および前記第２の導
電層の少なくとも側面を覆うように選択ＣＶＤ法を用い
て堆積したタングステン膜からなる、 ことを特徴とする。
と、このゲート電極の側面に形成されたスペーサと、こ
のスペーサの下方に形成された低濃度不純物領域と該低
濃度不純物領域に隣接して形成された高濃度不純物領域
とからなるソースおよびドレインと、を備えた半導体装
置であって、 前記ゲート電極が、前記絶縁膜上に形成された導電性材
料からなる第１の導電層と、この第１の導電層上に形成
された高融点金属窒化膜からなる第２の導電層とからな
り、 前記スペーサが、前記第１の導電層および前記第２の導
電層の少なくとも側面を覆うように選択ＣＶＤ法を用い
て堆積したタングステン膜からなる、 ことを特徴とする。
(4)第４の発明に係わる半導体装置の製造方法は、 上記第３の発明に係わる半導体装置の製造方法であっ
て、 半導体基板上に導電膜を形成する工程と、 この導電膜上に高融点金属窒化膜を形成する工程と、 前記導電膜および前記高融点窒化膜にパターニングを施
すことにより、前記第１の導電層および前記第２の導電
層からなる前記ゲート電極を形成する工程と、 このゲート電極をマスクにしてイオン注入を行うことに
より、前記低濃度不純物領域を形成する工程と、 前記第１の導電層および前記第２の導電層の少なくとも
側面を覆うように、選択ＣＶＤ法を用いてタングステン
層を堆積することにより、前記スペーサを形成する工程
と、 前記ゲート電極および前記スペーサをマスクとしてイオ
ン注入を行うことにより、前記高濃度不純物領域を形成
する工程と、 を備えたことを特徴とする。
て、 半導体基板上に導電膜を形成する工程と、 この導電膜上に高融点金属窒化膜を形成する工程と、 前記導電膜および前記高融点窒化膜にパターニングを施
すことにより、前記第１の導電層および前記第２の導電
層からなる前記ゲート電極を形成する工程と、 このゲート電極をマスクにしてイオン注入を行うことに
より、前記低濃度不純物領域を形成する工程と、 前記第１の導電層および前記第２の導電層の少なくとも
側面を覆うように、選択ＣＶＤ法を用いてタングステン
層を堆積することにより、前記スペーサを形成する工程
と、 前記ゲート電極および前記スペーサをマスクとしてイオ
ン注入を行うことにより、前記高濃度不純物領域を形成
する工程と、 を備えたことを特徴とする。
（作 用） (1)第１の発明に係わる半導体装置によれば、第２の配
線層上に、選択ＣＶＤ法を用いてタングステン層を形成
することとしたので、第１の配線層および第２の配線層
からなる二層構造配線に発生したクラックを、このタン
グステンで埋めることができる。したがって、二層構造
配線が急勾配の段差を有していても断線を防止すること
ができるので、半導体装置の信頼性を向上させることが
できる。
線層上に、選択ＣＶＤ法を用いてタングステン層を形成
することとしたので、第１の配線層および第２の配線層
からなる二層構造配線に発生したクラックを、このタン
グステンで埋めることができる。したがって、二層構造
配線が急勾配の段差を有していても断線を防止すること
ができるので、半導体装置の信頼性を向上させることが
できる。
特に、第１の配線層として高融点金属、高融点金属の合
金または高融点金属シリサイドを使用する場合には、Ｎ
＋領域１０およびＰ＋領域とコンタクトをとることがで
きるので、ＣＭＯＳ構造のトランジスタの場合であって
も設計を簡単化することができ、したがってチップサイ
ズを小さくすることが可能となる。
金または高融点金属シリサイドを使用する場合には、Ｎ
＋領域１０およびＰ＋領域とコンタクトをとることがで
きるので、ＣＭＯＳ構造のトランジスタの場合であって
も設計を簡単化することができ、したがってチップサイ
ズを小さくすることが可能となる。
(2)第２の発明によれば、高温の熱処理を施す工程の後
で、選択ＣＶＤ法を用いてタングステン層を形成する工
程を行うこととしたので、高温の熱処理を施す工程で発
生したクラックをタングステンで埋めることができる。
そして、これにより二層構造配線の段差の勾配を少なく
するための工程が不要となるので、製造コストを低減さ
せることができる。
で、選択ＣＶＤ法を用いてタングステン層を形成する工
程を行うこととしたので、高温の熱処理を施す工程で発
生したクラックをタングステンで埋めることができる。
そして、これにより二層構造配線の段差の勾配を少なく
するための工程が不要となるので、製造コストを低減さ
せることができる。
(3)第３の発明によれば、選択ＣＶＤ法で堆積させたタ
ングステン膜でスペーサを形成することとしたので、ス
ペーサの形成に際してＲＩＥ技術を使用する必要がな
く、したがって、基板や絶縁膜にダメージを与えること
がないので、ＰＮ接合のリーク電流の増大や、ゲート酸
化膜の耐圧性の劣下を防止することができる。
ングステン膜でスペーサを形成することとしたので、ス
ペーサの形成に際してＲＩＥ技術を使用する必要がな
く、したがって、基板や絶縁膜にダメージを与えること
がないので、ＰＮ接合のリーク電流の増大や、ゲート酸
化膜の耐圧性の劣下を防止することができる。
また、タングステンが導伝性材料であることより、形成
後のスペーサはゲート電極の一部となる。これにより、
トランジスタの長期的な信頼性を向上させることができ
る。
後のスペーサはゲート電極の一部となる。これにより、
トランジスタの長期的な信頼性を向上させることができ
る。
(4)第４の発明によれば、イオン注入のマスクとして使
用するスペーサを、選択ＣＶＤ法で堆積させたタングス
テン膜で形成したので、製造工程が簡単となり、製造コ
ストを低減させることができる。
用するスペーサを、選択ＣＶＤ法で堆積させたタングス
テン膜で形成したので、製造工程が簡単となり、製造コ
ストを低減させることができる。
（実施例） 以下、第１〜第３の発明の実施例について説明する。
実施例１ 第１の発明および第２の発明の一実施例について、第１
図を用いて説明する。
図を用いて説明する。
第１図（ａ）および（ｂ）は、第１の発明および第２の
発明を適用したＣＭＯＳの半導体装置の工程断面図であ
り、（ｂ）が完成図である。
発明を適用したＣＭＯＳの半導体装置の工程断面図であ
り、（ｂ）が完成図である。
第１図（ｂ）において、Ｎ型の半導体基板１の所定部分
には、Ｐ＋領域１８およびＮ＋領域１９が形成されてい
る。この基板１上には、薄い酸化膜を介して、ゲート電
極２が形成されている。そして、ゲート電極２および基
板１上には、酸化膜３が堆積されている。
には、Ｐ＋領域１８およびＮ＋領域１９が形成されてい
る。この基板１上には、薄い酸化膜を介して、ゲート電
極２が形成されている。そして、ゲート電極２および基
板１上には、酸化膜３が堆積されている。
この酸化膜３には、Ｐ＋領域１８およびＮ＋領域１９の
上方の部分が開孔されて、コンタクトホール１２，１３
が形成されている。ここで、酸化膜３の上面に対しては
特別な平坦化処理は行っておらず、また、コンタクトホ
ール１２，１３の開口部にも特別なテーパ加工は施して
いない。したがって、酸化膜３の上面やコンタクトホー
ル１２，１３の開口部には、急勾配の段差を有する凹凸
が存在している。
上方の部分が開孔されて、コンタクトホール１２，１３
が形成されている。ここで、酸化膜３の上面に対しては
特別な平坦化処理は行っておらず、また、コンタクトホ
ール１２，１３の開口部にも特別なテーパ加工は施して
いない。したがって、酸化膜３の上面やコンタクトホー
ル１２，１３の開口部には、急勾配の段差を有する凹凸
が存在している。
酸化膜３およびコンタクトホール１２，１３の表面に
は、厚さが約４００ÅのチタンＴｉ（すなわち高融点金
属）からなる第１の配線層１４が形成されている。さら
に、このチタン配線層１４の上面には、厚さが約１５０
０Åの窒化チタンＴｉＮ（すなわち高融点金属窒化膜）
からなる第２の配線層１５が形成されている。これらの
配線層１４，１５によって、二層構造配線が形成されて
いる。ここで、上述のように、酸化膜３の上面やコンタ
クトホール１２，１３の開口部には急勾配の段差が存在
しているので、この段差上の二層構造配線１４，１５に
は、クラック１７が発生しやすい。
は、厚さが約４００ÅのチタンＴｉ（すなわち高融点金
属）からなる第１の配線層１４が形成されている。さら
に、このチタン配線層１４の上面には、厚さが約１５０
０Åの窒化チタンＴｉＮ（すなわち高融点金属窒化膜）
からなる第２の配線層１５が形成されている。これらの
配線層１４，１５によって、二層構造配線が形成されて
いる。ここで、上述のように、酸化膜３の上面やコンタ
クトホール１２，１３の開口部には急勾配の段差が存在
しているので、この段差上の二層構造配線１４，１５に
は、クラック１７が発生しやすい。
この二層構造配線１４，１５の上面および側面には、選
択ＣＶＤ技術を用いて、厚さ約１５００Åのタングステ
ン層２０が形成されている。このタングステン層２０に
よって、二層構造配線１４，１５に発生したクラック１
７の埋め込みが行われる。
択ＣＶＤ技術を用いて、厚さ約１５００Åのタングステ
ン層２０が形成されている。このタングステン層２０に
よって、二層構造配線１４，１５に発生したクラック１
７の埋め込みが行われる。
次に、本実施例に係わる半導体装置の製造方法につい
て、第１図（ａ）および（ｂ）を用いて説明する。
て、第１図（ａ）および（ｂ）を用いて説明する。
まず、従来より公知の手段によつて、Ｐ＋領域１８、
Ｎ＋領域１９、ゲート電極２、酸化膜３およびコンタク
トホール１２，１３を、順次形成する。
Ｎ＋領域１９、ゲート電極２、酸化膜３およびコンタク
トホール１２，１３を、順次形成する。
次に、膜厚が約４００Åのチタン膜を堆積させる。こ
のチタン膜の堆積は、例えば、チタンターゲットを用い
た直流マグネトロンスパッタリング法によって行なうこ
とができる。
のチタン膜の堆積は、例えば、チタンターゲットを用い
た直流マグネトロンスパッタリング法によって行なうこ
とができる。
続いて、厚さ約１５００Åの窒化チタン膜を堆積させ
る。この窒化チタン膜の堆積は、例えば、上述のチタン
膜を堆積させた後、大気に曝さないまま、化成スパッタ
リング法を用いてアルゴン／窒素（Ａｒ／Ｎ２）混合プ
ラズマを照射することにより行なうことができる。
る。この窒化チタン膜の堆積は、例えば、上述のチタン
膜を堆積させた後、大気に曝さないまま、化成スパッタ
リング法を用いてアルゴン／窒素（Ａｒ／Ｎ２）混合プ
ラズマを照射することにより行なうことができる。
その後、チタン膜および窒化チタン膜をパターニング
することにより、第１の配線層１４および第２の配線層
１５を形成する（第１図（ａ）参照）。このパターニン
グは、例えば、塩素系の反応ガスを用いたＲＩＥ法によ
って、行なうことができる。
することにより、第１の配線層１４および第２の配線層
１５を形成する（第１図（ａ）参照）。このパターニン
グは、例えば、塩素系の反応ガスを用いたＲＩＥ法によ
って、行なうことができる。
そして、全体に、約９００℃で、熱処理を施す。これ
により、第１の配線層１４を形成するチタンのうちＰ＋
領域１８およびＮ＋領域１９と接している部分がシリサ
イド化し、チタンシリサイド１６が形成される。
により、第１の配線層１４を形成するチタンのうちＰ＋
領域１８およびＮ＋領域１９と接している部分がシリサ
イド化し、チタンシリサイド１６が形成される。
ここで、チタンは高融点金属であるので、このチタンを
加熱してチタンシリサイド１６を形成するためには、非
常に高い温度で熱処理を行う必要がある。一方、クラッ
ク１７は、二層構造配線１４，１５と基板１等との熱膨
脹率の差に起因して発生するので、加熱温度が高い程発
生しやすくなる。したがって、チタンシリサイド１６を
形成するための熱処理時には、クラック１７が発生する
可能性は非常に高くなる。
加熱してチタンシリサイド１６を形成するためには、非
常に高い温度で熱処理を行う必要がある。一方、クラッ
ク１７は、二層構造配線１４，１５と基板１等との熱膨
脹率の差に起因して発生するので、加熱温度が高い程発
生しやすくなる。したがって、チタンシリサイド１６を
形成するための熱処理時には、クラック１７が発生する
可能性は非常に高くなる。
加熱処理が終了すると、選択ＣＶＤ技術を用いて厚さ
が約１５００Åのタングステン層２０を堆積させる。こ
のタングステン層２０は、二層構造配線１４，１５の上
面のみならず、側面にも堆積される（第１図（ｂ）参
照）。
が約１５００Åのタングステン層２０を堆積させる。こ
のタングステン層２０は、二層構造配線１４，１５の上
面のみならず、側面にも堆積される（第１図（ｂ）参
照）。
ここで、タングステンには微細な隙間にも侵入するとい
う性質を有しているので、上述したクラック１７内にも
侵入し、このクラック１７を埋めてしまう。これによ
り、第１の配線層１４の電気的な導通が保証される。
う性質を有しているので、上述したクラック１７内にも
侵入し、このクラック１７を埋めてしまう。これによ
り、第１の配線層１４の電気的な導通が保証される。
以上説明したように、本実施例の半導体装置およびその
製造方法によれば、チタンシリサイド１６を形成するた
めの高温の熱処理で発生したクラック１７を、その後の
選択ＣＶＤ法で堆積させたタングステンによって埋める
こととしたので、二層構造配線１４，１５が急勾配の段
差を有していても断線を防止することができ、半導体装
置の信頼性を向上させることができる。
製造方法によれば、チタンシリサイド１６を形成するた
めの高温の熱処理で発生したクラック１７を、その後の
選択ＣＶＤ法で堆積させたタングステンによって埋める
こととしたので、二層構造配線１４，１５が急勾配の段
差を有していても断線を防止することができ、半導体装
置の信頼性を向上させることができる。
そして、これにより、二層構造配線１４，１５の段差の
勾配を少なくするための工程が不要となるので、半導体
装置の製造コストを低減させることができる。
勾配を少なくするための工程が不要となるので、半導体
装置の製造コストを低減させることができる。
また、本実施例では、第１の配線層１４の形成材料とし
てチタンを用いたので、Ｐ＋領域１８およびＮ＋領域１
９の両方と、良好なオーミック接触を実現することがで
きる。例えば、コンタクトホール１２，１３の径が０．
８μｍ、深さが０．８μｍの場合、第１の配線層１４と
両領域１８，１９との抵触抵抗は３０〜５０Ωとなる。
そして、これにより、ＣＭＯＳ構造のトランジスタの場
合であっても設計を簡単化することができるので、チッ
プサイズを小さくすることが可能となる。
てチタンを用いたので、Ｐ＋領域１８およびＮ＋領域１
９の両方と、良好なオーミック接触を実現することがで
きる。例えば、コンタクトホール１２，１３の径が０．
８μｍ、深さが０．８μｍの場合、第１の配線層１４と
両領域１８，１９との抵触抵抗は３０〜５０Ωとなる。
そして、これにより、ＣＭＯＳ構造のトランジスタの場
合であっても設計を簡単化することができるので、チッ
プサイズを小さくすることが可能となる。
さらに、本実施例では、これらのコンタクトホール１
２，１３内をタングステン層２０で埋め込むこととした
ので、後の平坦化工程での処理も容易となる。
２，１３内をタングステン層２０で埋め込むこととした
ので、後の平坦化工程での処理も容易となる。
加えて、本実施例では、二層構造配線１４，１５の側面
にもタングステン層２０を堆積させることとしたので、
集積回路の微細化に伴って二層構造配線１４，１５を非
常に細く形成したような場合でも、配線抵抗を十分に低
く抑えることができる。
にもタングステン層２０を堆積させることとしたので、
集積回路の微細化に伴って二層構造配線１４，１５を非
常に細く形成したような場合でも、配線抵抗を十分に低
く抑えることができる。
実施例２ 次に、第３の発明および第４の発明の一実施例につい
て、ＬＤＤ構造のトランジスタに適用した場合を例にと
って説明する。
て、ＬＤＤ構造のトランジスタに適用した場合を例にと
って説明する。
第２図（ａ）〜（ｃ）は、第３の発明および第４の発明
を適用した半導体装置の工程断面図であり、（ｃ）が完
成図である。
を適用した半導体装置の工程断面図であり、（ｃ）が完
成図である。
第２図（ｃ）において、半導体基板１内には、ソースま
たはドレインとしてのＮ−領域２８およびＮ＋領域３２
が形成されている。
たはドレインとしてのＮ−領域２８およびＮ＋領域３２
が形成されている。
また、半導体基板１の上面には、Ｎ−領域２８と隣接す
るように、約１００Åの酸化膜２２が形成されている。
そして、この酸化膜２２上には、砒素がドープされたポ
リシリコン層２３（第３の発明の「第１の導電層」に相
当する）が形成されている。ここで、このポリシリコン
層２３の厚さは、約５００Åである。
るように、約１００Åの酸化膜２２が形成されている。
そして、この酸化膜２２上には、砒素がドープされたポ
リシリコン層２３（第３の発明の「第１の導電層」に相
当する）が形成されている。ここで、このポリシリコン
層２３の厚さは、約５００Åである。
そして、ポリシリコン層２３の上面には、厚さが約１０
００Åの窒化チタンＴｉＮ層２４（第３の発明の「第２
の導電層」に相当する）が、形成されている。
００Åの窒化チタンＴｉＮ層２４（第３の発明の「第２
の導電層」に相当する）が、形成されている。
ここで、上述した酸化膜２２、ポリシリコン層２３およ
び窒化チタン層２４により、ゲート電極２７が構成され
ている。
び窒化チタン層２４により、ゲート電極２７が構成され
ている。
このゲート電極２７の上面および側面には、厚さが約１
５００Åのタングステン膜３１が、選択ＣＶＤ法によっ
て形成されている。そして、このタングステン膜３１の
うち、ゲート電極２７の側面に形成されたタングステン
が、第３の発明のスペーサに相当する。
５００Åのタングステン膜３１が、選択ＣＶＤ法によっ
て形成されている。そして、このタングステン膜３１の
うち、ゲート電極２７の側面に形成されたタングステン
が、第３の発明のスペーサに相当する。
次に、本実施例に係わる半導体装置の製造方法につい
て、第２図（ａ）〜（ｃ）を用いて説明する。
て、第２図（ａ）〜（ｃ）を用いて説明する。
まず、基板１の全面に、厚さが約１００Åの酸化膜２
２を形成する。
２を形成する。
次に、この酸化膜２２上に、厚さが約５００Åのポリ
シリコン膜を堆積させる。このポリシリコン膜の堆積
は、例えば、減圧ＣＶＤ法によって行うことができる。
そして、堆積されたポリシリコン膜に、砒素をドープす
る。
シリコン膜を堆積させる。このポリシリコン膜の堆積
は、例えば、減圧ＣＶＤ法によって行うことができる。
そして、堆積されたポリシリコン膜に、砒素をドープす
る。
続いて、このポリシリコン膜の上に、厚さが約１００
０Åの窒化チタン膜を形成する。この窒化チタン膜の形
成は、例えば、化成スパッタリング法によって行うこと
ができる。
０Åの窒化チタン膜を形成する。この窒化チタン膜の形
成は、例えば、化成スパッタリング法によって行うこと
ができる。
そして、このようにして形成されたポリシリコン膜お
よび窒化チタン膜に対して、フォトレジスト２６を用い
たエッチングを行うことにより、ポリシリコン層２３お
よび窒化チタン層２４を形成する。これにより、ゲート
電極２７が形成される。
よび窒化チタン膜に対して、フォトレジスト２６を用い
たエッチングを行うことにより、ポリシリコン層２３お
よび窒化チタン層２４を形成する。これにより、ゲート
電極２７が形成される。
ここで、窒化チタン膜のエッチングは、例えば、塩素系
反応ガスを用いたＲＩＥ法によって行うことができる。
反応ガスを用いたＲＩＥ法によって行うことができる。
また、ポリシリコン膜のエッチングは、イオン照射ダメ
ージを考慮して、例えば、フッ素のラジカル（Ｆ＊）を
用いた等方エッチングによって行う。等方エッチングを
用いると、ポリシリコンとシリコン酸化膜との選択比が
大きくとれるため、ゲート酸化膜を残存させることがで
き、さらには、イオン照射などのダメージも削減するこ
とができる。かかる等方エッチングを行うことにより、
ポリシリコン膜２３の側面には膜厚とほぼ同じ長さ（３
００〜４００Å）のアンダーカット部２５が形成される
（第２図（ａ）参照）。
ージを考慮して、例えば、フッ素のラジカル（Ｆ＊）を
用いた等方エッチングによって行う。等方エッチングを
用いると、ポリシリコンとシリコン酸化膜との選択比が
大きくとれるため、ゲート酸化膜を残存させることがで
き、さらには、イオン照射などのダメージも削減するこ
とができる。かかる等方エッチングを行うことにより、
ポリシリコン膜２３の側面には膜厚とほぼ同じ長さ（３
００〜４００Å）のアンダーカット部２５が形成される
（第２図（ａ）参照）。
その後、ゲート電極２７およびフォトレジスト２６を
マスクとしてイオン注入を行うことにより、Ｎ−領域２
８を形成する。
マスクとしてイオン注入を行うことにより、Ｎ−領域２
８を形成する。
次いで、フォトレジスト２６を除去した後、９００℃
の酸化性雰囲気中で熱処理を行なう。
の酸化性雰囲気中で熱処理を行なう。
この熱処理によって、ポリシリコンの酸化膜が成長して
アンダーカット部２５がポリシリコンの酸化物３０でほ
ぼ埋められ、また、Ｎ−領域２８も酸化される。これに
より、窒化チタン層２４のエッジが、若干持ち上げられ
る（第２図（ｂ）参照）。
アンダーカット部２５がポリシリコンの酸化物３０でほ
ぼ埋められ、また、Ｎ−領域２８も酸化される。これに
より、窒化チタン層２４のエッジが、若干持ち上げられ
る（第２図（ｂ）参照）。
この熱処理の後、厚さが約１５００Åのタングステン
膜３１を、選択ＣＶＤを用いて、ゲート電極２７の上面
に堆積させる。このタングステン膜３１は、その性質
上、堆積に際してゲート電極２７の端部からその側壁を
覆うように流れる。これによって、タングステン膜は酸
化膜の上にまで達して、スペーサとなる。
膜３１を、選択ＣＶＤを用いて、ゲート電極２７の上面
に堆積させる。このタングステン膜３１は、その性質
上、堆積に際してゲート電極２７の端部からその側壁を
覆うように流れる。これによって、タングステン膜は酸
化膜の上にまで達して、スペーサとなる。
最後に、このタングステン膜３１をマスクにして、半
導体基板１に対するイオン注入を行うことにより、Ｎ＋
領域３２を形成する（第２図（ｃ）参照）。
導体基板１に対するイオン注入を行うことにより、Ｎ＋
領域３２を形成する（第２図（ｃ）参照）。
このように、本実施例では、選択ＣＶＤを用いてタング
ステン膜３１を堆積させることによってスペーサを形成
することとしたので、スペーサを形成する工程を非常に
簡単なものとすることができる。したがって、半導体装
置の製造コストを低減させることが可能である。
ステン膜３１を堆積させることによってスペーサを形成
することとしたので、スペーサを形成する工程を非常に
簡単なものとすることができる。したがって、半導体装
置の製造コストを低減させることが可能である。
また、スペーサを形成する際に、半導体基板１やゲート
電極２７にイオン照射を行う必要がないので、ＰＮ接合
のリーク電流の増大や、ゲート酸化膜の耐圧性の劣下を
防止することができる。
電極２７にイオン照射を行う必要がないので、ＰＮ接合
のリーク電流の増大や、ゲート酸化膜の耐圧性の劣下を
防止することができる。
さらに、本実施例ではスペーサをタングステンによって
形成したので、半導体装置の動作時には、このスペーサ
がゲート電極２７の一部として作用する。したがって、
Ｎ−領域２８上にもゲート電極が存在することとなるの
で、トランジスタの長期的な信頼性を向上させることが
できる。
形成したので、半導体装置の動作時には、このスペーサ
がゲート電極２７の一部として作用する。したがって、
Ｎ−領域２８上にもゲート電極が存在することとなるの
で、トランジスタの長期的な信頼性を向上させることが
できる。
なお、以上説明した各実施例では、高融点金属としてチ
タン（Ｔｉ）を使用したが、タングステン（Ｗ）、ハフ
ニウム（Ｈｆ）、バナジウム(Ｖ)あるいはニオブ（Ｎ
ｂ）等の他の高融点金属や、これらの合金を使用するこ
ととしてもよい。さらに、チタンシリサイドのようなシ
リサイドを使用することができる。
タン（Ｔｉ）を使用したが、タングステン（Ｗ）、ハフ
ニウム（Ｈｆ）、バナジウム(Ｖ)あるいはニオブ（Ｎ
ｂ）等の他の高融点金属や、これらの合金を使用するこ
ととしてもよい。さらに、チタンシリサイドのようなシ
リサイドを使用することができる。
また、上述の各実施例では高融点金属窒化膜として窒化
チタンＴｉＮ膜を使用したが、窒化タングステン（Ｗ
Ｎ）、窒化ハフニウム（ＨｆＮ）、窒化バナジウム（Ｖ
Ｎ）、さらには窒化ニオブ（ＮｂＮ）などを使用するこ
とも可能である。
チタンＴｉＮ膜を使用したが、窒化タングステン（Ｗ
Ｎ）、窒化ハフニウム（ＨｆＮ）、窒化バナジウム（Ｖ
Ｎ）、さらには窒化ニオブ（ＮｂＮ）などを使用するこ
とも可能である。
以上詳細に説明したように、本発明によれば、第２の配
線層（または第２の導電層）上に選択ＣＶＤ法を用いて
タングステン層を形成することとしたので、製造工程を
簡単にすることができるとともに、半導体装置の信頼性
の向上を図ることができる。
線層（または第２の導電層）上に選択ＣＶＤ法を用いて
タングステン層を形成することとしたので、製造工程を
簡単にすることができるとともに、半導体装置の信頼性
の向上を図ることができる。
第１図（ａ）、（ｂ）は第１の発明および第２の発明の
一実施例に係わる半導体装置の製造工程を示す断面図、
第２図（ａ）、（ｂ）、（ｃ）は第３の発明および第４
の発明の実施例に係わる半導体装置の製造工程を示す断
面図、第３図（ａ）、（ｂ）は従来の二層構造配線の半
導体装置の製造工程を示す断面図、第４図は従来のＬＤ
Ｄ構造のトランジスタの断面図である。 １…基板、１４…ポリシリコン層、１５，２４…高融点
金属窒化膜、２０，３１…タングステン、２３…高融点
金属。
一実施例に係わる半導体装置の製造工程を示す断面図、
第２図（ａ）、（ｂ）、（ｃ）は第３の発明および第４
の発明の実施例に係わる半導体装置の製造工程を示す断
面図、第３図（ａ）、（ｂ）は従来の二層構造配線の半
導体装置の製造工程を示す断面図、第４図は従来のＬＤ
Ｄ構造のトランジスタの断面図である。 １…基板、１４…ポリシリコン層、１５，２４…高融点
金属窒化膜、２０，３１…タングステン、２３…高融点
金属。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (4)
- 【請求項１】半導体基板上に形成された、高融点金属、
高融点金属の合金、高融点金属シリサイドまたはシリコ
ンからなる第１の配線層と、 この第１の配線層上に堆積された高融点金属窒化膜から
なる第２の配線層と、 この第２の配線層上に、選択ＣＶＤ法を用いて堆積され
たタングステン層と を有することを特徴とする半導体装置。 - 【請求項２】半導体基板上に高融点金属、高融点金属の
合金、高融点金属シリサイドまたはシリコンを堆積する
ことにより、第１の膜を形成する工程と、 この第１の膜の上に高融点金属窒化物を堆積することに
より、第２の膜を形成する工程と、 前記第１の膜および前記第２の膜にパターニングを施す
ことにより、前記第１の配線層および前記第２の配線層
を形成する工程と、 前記半導体基板、前記第１の配線層および前記第２の配
線層に高温の加熱処理を施す工程と、 この加熱処理を施した後の前記第２の配線層上に選択Ｃ
ＶＤ法を用いてタングステン層を堆積する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板上に絶縁膜を介して形成された
ゲート電極と、このゲート電極の側面に形成されたスペ
ーサと、このスペーサの下方に形成された低濃度不純物
領域と該低濃度不純物領域に隣接して形成された高濃度
不純物領域とからなるソースおよびドレインと、を備え
た半導体装置であって、 前記ゲート電極が、前記絶縁膜上に形成された導電性材
料からなる第１の導電層と、この第１の導電層上に形成
された高融点金属窒化膜からなる第２の導電層とからな
り、 前記スペーサが、前記第１の導電層および前記第２の導
電層の少なくとも側面を覆うように選択ＣＶＤ法を用い
て堆積したタングステン膜からなる、 ことを特徴とする半導体装置。 - 【請求項４】半導体基板上に導電膜を形成する工程と、 この導電膜上に高融点金属窒化膜を形成する工程と、 前記導電膜および前記高融点窒化膜にパターニングを施
すことにより、前記第１の導電層および前記第２の導電
層からなる前記ゲート電極を形成する工程と、 このゲート電極をマスクにしてイオン注入を行うことに
より、前記低濃度不純物領域を形成する工程と、 前記第１の導電層および前記第２の導電層の少なくとも
側面を覆うように、選択ＣＶＤ法を用いてタングステン
層を堆積することにより、前記スペーサを形成する工程
と、 前記ゲート電極および前記スペーサをマスクとしてイオ
ン注入を行うことにより、前記高濃度不純物領域を形成
する工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079171A JPH069203B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079171A JPH069203B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244861A JPS63244861A (ja) | 1988-10-12 |
| JPH069203B2 true JPH069203B2 (ja) | 1994-02-02 |
Family
ID=13682527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079171A Expired - Lifetime JPH069203B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069203B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296331A (ja) * | 1988-09-30 | 1990-04-09 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| JPH03239365A (ja) * | 1990-02-17 | 1991-10-24 | Takehide Shirato | 半導体装置 |
| JPH04296020A (ja) * | 1991-03-25 | 1992-10-20 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0582772A (ja) * | 1991-09-20 | 1993-04-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH06112149A (ja) * | 1992-09-29 | 1994-04-22 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061774B2 (ja) * | 1985-03-29 | 1994-01-05 | 株式会社東芝 | 半導体装置 |
| JPS61258452A (ja) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | 半導体装置 |
| JPS6232610A (ja) * | 1985-08-05 | 1987-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62132359A (ja) * | 1985-12-04 | 1987-06-15 | Fujitsu Ltd | Ａｌメタル層構造 |
-
1987
- 1987-03-31 JP JP62079171A patent/JPH069203B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244861A (ja) | 1988-10-12 |
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Legal Events
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