JPH0350838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0350838A JPH0350838A JP1187976A JP18797689A JPH0350838A JP H0350838 A JPH0350838 A JP H0350838A JP 1187976 A JP1187976 A JP 1187976A JP 18797689 A JP18797689 A JP 18797689A JP H0350838 A JPH0350838 A JP H0350838A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- electrodes
- forming
- mask
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｉｆ！ｔ 要〕
半導体集積回路における素子間の分離工程を有する半導
体装置の製造方法に関し、 素子分離を高い精度で行うとともに、素子分離用絶縁層
の形成工数を短縮することを目的とし、半導体層の素子
形成領域に、面方向に対して隙間なく複数の電ト侃を形
成する工程と、該電極をマスクに使用し、少なくとも前
記素子形成領域の周囲に設けられた素子分離領域に酸素
イオンを注入して酸化絶縁層を形成する工程とを含み構
成する。
体装置の製造方法に関し、 素子分離を高い精度で行うとともに、素子分離用絶縁層
の形成工数を短縮することを目的とし、半導体層の素子
形成領域に、面方向に対して隙間なく複数の電ト侃を形
成する工程と、該電極をマスクに使用し、少なくとも前
記素子形成領域の周囲に設けられた素子分離領域に酸素
イオンを注入して酸化絶縁層を形成する工程とを含み構
成する。
本発明は、半導体装置の製造方法に関し、より詳しくは
、半導体集積回路における素子間分離用絶縁層の形成工
程を有する半導体装置の製造方法に関する。
、半導体集積回路における素子間分離用絶縁層の形成工
程を有する半導体装置の製造方法に関する。
近年、半導体集積回路の大規模化に伴い、半導体素子の
微細化が益々必要とされている。これには、各々の電極
の微細化のみならず、素子の活性領域の微細化が必要と
されており、微細な活性量域内に素子を精度良く形成す
る必要がある。
微細化が益々必要とされている。これには、各々の電極
の微細化のみならず、素子の活性領域の微細化が必要と
されており、微細な活性量域内に素子を精度良く形成す
る必要がある。
また、素子形成プロセスにおいては、素子の歩留りの向
上、経費節減等のため工程の簡素化、短縮化が要求され
ている。
上、経費節減等のため工程の簡素化、短縮化が要求され
ている。
〔従来の技術］
半導体基板上に形成される半導体装置においては、素子
相互間を分離するために絶縁層を形成することが行われ
ており、絶縁石の形成方法の−っとして、例えば第３図
に示すように、半導体基板３０の素子形成領域３１の上
に金、レジスト等よりなる保護マスク３２を形成し、こ
の上から酸素イオン（ｏｚ” ）を注入し、保護マスク
３２周囲の半導体基板３０を酸化して、これを絶縁層３
３とするものがある。
相互間を分離するために絶縁層を形成することが行われ
ており、絶縁石の形成方法の−っとして、例えば第３図
に示すように、半導体基板３０の素子形成領域３１の上
に金、レジスト等よりなる保護マスク３２を形成し、こ
の上から酸素イオン（ｏｚ” ）を注入し、保護マスク
３２周囲の半導体基板３０を酸化して、これを絶縁層３
３とするものがある。
そして、素子形成領域３１に素子を形成する場合には、
保護マスク３２を剥諦してからオーミック電極３４．ゲ
ート電極３５等を形成することにしている。
保護マスク３２を剥諦してからオーミック電極３４．ゲ
ート電極３５等を形成することにしている。
ところで、酸素イオンを注入して素子分離用の絶縁層３
３を形成する場合には、保護マスク３２の位置合わせ精
度を考慮して、実際の素子形成領域３１よりも保護マス
ク３２の面積を大きく形成する必要があり、これが半導
体装置の高集積化の妨げになるといった問題がある。
３を形成する場合には、保護マスク３２の位置合わせ精
度を考慮して、実際の素子形成領域３１よりも保護マス
ク３２の面積を大きく形成する必要があり、これが半導
体装置の高集積化の妨げになるといった問題がある。
しかも、この種の保護マスク３２を形成する場合には、
保護マスク３２となる膜の形成、レジストの塗布、露光
、現像、そして保護マスクのド↑去というように、素子
形成に直接係わりのない複数の工■？を経るために、半
導体装置の製造工程が煩雑になるといった不都合がある
。
保護マスク３２となる膜の形成、レジストの塗布、露光
、現像、そして保護マスクのド↑去というように、素子
形成に直接係わりのない複数の工■？を経るために、半
導体装置の製造工程が煩雑になるといった不都合がある
。
本発明は、素子分離を精度よく行うとともに、素子分離
用絶縁層の形成工数を短縮することができる半導体装置
の製造方法を提供することを目的とする。
用絶縁層の形成工数を短縮することができる半導体装置
の製造方法を提供することを目的とする。
〔課題を解決するための手段］
上記した課題は、第１図の原理図に示すように、半導体
Ｉ？５１の素子形成領域２に、面方向に対して隙間なく
複数の電極３を形成する工程と、３ム電極３を形成した
後に、該Ｔｉ極３をマスクに使用し、少なくとも前記素
子形成領域２の周囲に設けられた素子分離領域４に酸素
イオンを注入して酸化絶縁層５を形成する工程とを有す
ることを特徴とする半導体装置の製造方法により解決す
る。
Ｉ？５１の素子形成領域２に、面方向に対して隙間なく
複数の電極３を形成する工程と、３ム電極３を形成した
後に、該Ｔｉ極３をマスクに使用し、少なくとも前記素
子形成領域２の周囲に設けられた素子分離領域４に酸素
イオンを注入して酸化絶縁層５を形成する工程とを有す
ることを特徴とする半導体装置の製造方法により解決す
る。
本発明によれば、半導体層ｌの上に複数の電極３を設け
る場合に、電極３相互間において面方向の隙間が生じな
いように形成する。そしてこの後に、電極３をマスクに
してその上から酸素イオンを注入し、複数の電ｔ）３に
よって敷き詰められた素子形成領域２周囲の素子分離領
域４に酸素イオンを注入するようにしている。
る場合に、電極３相互間において面方向の隙間が生じな
いように形成する。そしてこの後に、電極３をマスクに
してその上から酸素イオンを注入し、複数の電ｔ）３に
よって敷き詰められた素子形成領域２周囲の素子分離領
域４に酸素イオンを注入するようにしている。
このため、イオンが注入された半導体基板１の領域は、
酸化されて自己整合的に絶縁層５が形成されることにな
る。
酸化されて自己整合的に絶縁層５が形成されることにな
る。
したがって、素子分離領域４に絶縁層５を形成する際に
、保護マスクを形成する必要がなくなり、保護マスクの
位置合わせに必要な誤差領域を特に設ける必要がなく、
半導体装置をさらに高集積化することができるとともに
、保護マスクの形成、除去等の手間が不要となって、半
導体装置のＩ？Ｉ！造工数を低域することができる。
、保護マスクを形成する必要がなくなり、保護マスクの
位置合わせに必要な誤差領域を特に設ける必要がなく、
半導体装置をさらに高集積化することができるとともに
、保護マスクの形成、除去等の手間が不要となって、半
導体装置のＩ？Ｉ！造工数を低域することができる。
〔実施例］
第２図は、本発明の一実施例を断面で示す工程図であっ
て、図中符号１１は、ＨＥ Ｍ Ｔ（ｈｉｇｈ ｅＩｅ
ｃＬｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓもｏｒ
）を形成するためのＧａＡｓよりなる半絶縁性の基（反
で、この基（反１１の上には、７ノンドーブのガリウム
砒素（ｉ−ＧａＡｓ）よりなるバッファ層１２、ノンド
ープガリウム砒素（ｉ−ＧａＡｓ）よりなる電子走行層
１３、不純物をドーピングしたｎ型アルミニウムガリウ
ム砒素（ｎ−ＡＩＧａＡｓ）よりなる電子供給層１４、
及びｎ型ガリウム砒素（ｎ−ＧａＡｓ）よりなるキャッ
プ層１５が順に積層されている。これらの層１２〜１５
は、エピタキシャル成長によって形成されたものである
。
て、図中符号１１は、ＨＥ Ｍ Ｔ（ｈｉｇｈ ｅＩｅ
ｃＬｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓもｏｒ
）を形成するためのＧａＡｓよりなる半絶縁性の基（反
で、この基（反１１の上には、７ノンドーブのガリウム
砒素（ｉ−ＧａＡｓ）よりなるバッファ層１２、ノンド
ープガリウム砒素（ｉ−ＧａＡｓ）よりなる電子走行層
１３、不純物をドーピングしたｎ型アルミニウムガリウ
ム砒素（ｎ−ＡＩＧａＡｓ）よりなる電子供給層１４、
及びｎ型ガリウム砒素（ｎ−ＧａＡｓ）よりなるキャッ
プ層１５が順に積層されている。これらの層１２〜１５
は、エピタキシャル成長によって形成されたものである
。
この状態で、まず第２図（ａ）に示すように、プラズマ
ＣＶＤ法によってキャンプ層１５の上にシリコン酸化１
１２（ＳｉＯ□膜）１６を６０００人程度０ｌＩさに形
成した後、その上にレジスト１７をプ布し、さらに、レ
ジスト１７を露出、現像することにより、ゲート電極形
成領域へのうちの中央部分に窓１８を形成する。
ＣＶＤ法によってキャンプ層１５の上にシリコン酸化１
１２（ＳｉＯ□膜）１６を６０００人程度０ｌＩさに形
成した後、その上にレジスト１７をプ布し、さらに、レ
ジスト１７を露出、現像することにより、ゲート電極形
成領域へのうちの中央部分に窓１８を形成する。
この後に、窓１Ｂから露出した５ｉＯ７膜１６をエツチ
ングし、ゲート間口部１９を形成する（第２図（ｂ））
。この場合のエツチングは、反応性イオンエンチング法
によって行い、例えばＣＦ４を含むエツチングガスを使
用する。
ングし、ゲート間口部１９を形成する（第２図（ｂ））
。この場合のエツチングは、反応性イオンエンチング法
によって行い、例えばＣＦ４を含むエツチングガスを使
用する。
次に、チタン（Ｔｉ）、白金（Ｐｔ）、金（ΔＵ）をそ
れぞれ１０００人、 １０００人、 ３０００人の厚さ
に順に形成し、この三層状のＴｉノＰＬ／＾Ｕ膜２０の
上にレジスト２１を塗布し、これを露光、現像すること
によって、ゲート電極形成領域Ａにレジスト２１を残存
させ、これをマスクにしてＴｉ／Ｐｔ／Ａｕ膜２０をＲ
ＩＥ膜形０りエツチングすると、Ｔｉ／Ｐｔ／Ａｕ膜２
０は断面Ｔ膜形０形成される。このようにしてパターニ
ングされたＴｉ／Ｐｔ／＾Ｕ膜２０は、ゲート電極２２
として使用する（第２図（Ｃ））。
れぞれ１０００人、 １０００人、 ３０００人の厚さ
に順に形成し、この三層状のＴｉノＰＬ／＾Ｕ膜２０の
上にレジスト２１を塗布し、これを露光、現像すること
によって、ゲート電極形成領域Ａにレジスト２１を残存
させ、これをマスクにしてＴｉ／Ｐｔ／Ａｕ膜２０をＲ
ＩＥ膜形０りエツチングすると、Ｔｉ／Ｐｔ／Ａｕ膜２
０は断面Ｔ膜形０形成される。このようにしてパターニ
ングされたＴｉ／Ｐｔ／＾Ｕ膜２０は、ゲート電極２２
として使用する（第２図（Ｃ））。
この後に、断面Ｔ字型のゲート環））２２をマスクにし
て５ｉｎ２膜１６をフッｌ！’Ｊｌこよりエンチングす
ると、キャンプ層１５が露出するとともに、ゲート環（
ｔ２２の足２３の両脇にＳｉＯ□膜１６全１６すること
になる。この場合、パターニングされるＳｉ０□膜１６
の両側端間の幅がゲート電極２２の頭部２４よりも細く
なるまでエツチングして、頭部２４が庇状に突出するよ
うに形成する（第２図（ｄ））。
て５ｉｎ２膜１６をフッｌ！’Ｊｌこよりエンチングす
ると、キャンプ層１５が露出するとともに、ゲート環（
ｔ２２の足２３の両脇にＳｉＯ□膜１６全１６すること
になる。この場合、パターニングされるＳｉ０□膜１６
の両側端間の幅がゲート電極２２の頭部２４よりも細く
なるまでエツチングして、頭部２４が庇状に突出するよ
うに形成する（第２図（ｄ））。
レジスト２１は、この後に剥離する。
次に、新たにレジスト２５を塗布し、これを露光、現像
して、素子形成ＫＷ域Ｂ以外の領域にレジスト２５を残
存させる（第２図（ｅ））。
して、素子形成ＫＷ域Ｂ以外の領域にレジスト２５を残
存させる（第２図（ｅ））。
この状態で、第２図（ｆ）に示すように金・ゲルマニウ
ム（八ｕＧｅ）及び金（Ａｕ）を２００人、４０００人
の厚さに基若して、レジスト２５．ゲート７Ｊ、極２２
の上にＡｕＧｅ／Ａｕ膜２６を形成上２６ともに、ゲー
ト電極２２両脇のキャップ層１５の上にＡｕＧｅ／Ａｕ
膜２６を積層上２６このキャンプ層１５にイ寸着した八
ｕＧｅ ／へＵ膜２６は、オーミンク電極２７．２８と
なる。
ム（八ｕＧｅ）及び金（Ａｕ）を２００人、４０００人
の厚さに基若して、レジスト２５．ゲート７Ｊ、極２２
の上にＡｕＧｅ／Ａｕ膜２６を形成上２６ともに、ゲー
ト電極２２両脇のキャップ層１５の上にＡｕＧｅ／Ａｕ
膜２６を積層上２６このキャンプ層１５にイ寸着した八
ｕＧｅ ／へＵ膜２６は、オーミンク電極２７．２８と
なる。
この場合、ゲート電極２２は、ＳｉＯ□膜１Ｇの側方に
庇のように突出しているために、ゲート環（ヨ２２の両
脇に形成された八ｕＧｅ／ Ａｕ′ｖ！２６は、ゲート
電極２２上のＡｕＧｅ／Ａｕ膜２６とは接上２６たれ、
ゲート電極２２に接続することはなくなる。
庇のように突出しているために、ゲート環（ヨ２２の両
脇に形成された八ｕＧｅ／ Ａｕ′ｖ！２６は、ゲート
電極２２上のＡｕＧｅ／Ａｕ膜２６とは接上２６たれ、
ゲート電極２２に接続することはなくなる。
ここで、レジスト２５上のＡｕＧｅ／Ａｕ膜２６をリフ
上２６法によって除去する一方、ゲート７Ｊ、極２２の
上のＡｕＧｅ／Ａｕ膜２６をそのまま残存させる。
上２６法によって除去する一方、ゲート７Ｊ、極２２の
上のＡｕＧｅ／Ａｕ膜２６をそのまま残存させる。
このような状態では、オーミンク電ｉ２７．２８は自己
整合的に形成されており、ゲート電極２２との間には面
方向の隙間がないため、この段階でＩ ＯＯ〜２００Ｋ
ｅＶのエネルギー及び、１×ＩＱ１２／Ｃｍ２のドーズ
星で酸素イオン（０□゛）を’ｔ％人すると（第２図（
ｇ））、オーミンク電極２７．２８とゲート電極２２が
保３Ｗマスクとして作用し、素子形成領域Ｂには酸素イ
オンが注入されず、その周囲の素子量分ａ頭域Ｃにだけ
酸素イオンが入り込み、その領域の基板１１からキャッ
プ層Ｘ５までの各層を酸化して絶縁層２９を形成するこ
とになる。ここで、イオン注入の７茅さは約３００ｎｍ
程度とする（第２図（ｈ））。
整合的に形成されており、ゲート電極２２との間には面
方向の隙間がないため、この段階でＩ ＯＯ〜２００Ｋ
ｅＶのエネルギー及び、１×ＩＱ１２／Ｃｍ２のドーズ
星で酸素イオン（０□゛）を’ｔ％人すると（第２図（
ｇ））、オーミンク電極２７．２８とゲート電極２２が
保３Ｗマスクとして作用し、素子形成領域Ｂには酸素イ
オンが注入されず、その周囲の素子量分ａ頭域Ｃにだけ
酸素イオンが入り込み、その領域の基板１１からキャッ
プ層Ｘ５までの各層を酸化して絶縁層２９を形成するこ
とになる。ここで、イオン注入の７茅さは約３００ｎｍ
程度とする（第２図（ｈ））。
なお、上記した実施例では、ＳｉＯ□膜１６全１６チン
グする際にフン酸を使用したが、三フッ化窒素（ＮＦ３
）を含むガスを使用し、プラズマエンチングによること
も可能である。
グする際にフン酸を使用したが、三フッ化窒素（ＮＦ３
）を含むガスを使用し、プラズマエンチングによること
も可能である。
また、上記実施例では、断面Ｔ字型のゲート電極の足の
両側にＳｉＯ□膜１６全１６するようにしたが、ソリコ
ン窒化膜を用いることもでき、また、ゲート電極やオー
ミンク電［）の素材も上記した実施例に限定されるもの
ではない。
両側にＳｉＯ□膜１６全１６するようにしたが、ソリコ
ン窒化膜を用いることもでき、また、ゲート電極やオー
ミンク電［）の素材も上記した実施例に限定されるもの
ではない。
さらに、上記した実施例は、ＨＥ〜ＩＴを作成する際の
素子分離用！Ｉ！！、縁層の形成について説明したが、
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （ＭｅＬａｌ Ｓｅｍｔｃｏ
ｎｄｕｃｔｏｒ Ｆ１ａ１ｅｄＥｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）等を形成する場合についても、面方向に
隙間なく１Ｍ数の電極を形成し、この後に酸素イオン４
半導体層に注入して素子分１■用絶縁層を形成すること
も可能である。
素子分離用！Ｉ！！、縁層の形成について説明したが、
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （ＭｅＬａｌ Ｓｅｍｔｃｏ
ｎｄｕｃｔｏｒ Ｆ１ａ１ｅｄＥｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）等を形成する場合についても、面方向に
隙間なく１Ｍ数の電極を形成し、この後に酸素イオン４
半導体層に注入して素子分１■用絶縁層を形成すること
も可能である。
〔発明の効果］
以上述べたように本発明によれば、半導体層の素子形成
領域の全体に複数の電極を設ける場合に、電極相互間に
おいて面方向の隙間が生じないようにし、この状態で、
電極をマスクにして酸素イオンを注入し、電極周囲の素
子分離領域に酸素イオンを（主人するようにしているの
で、イオンが１主人された半導体層には自己整合的に絶
縁層が形成されることになる。
領域の全体に複数の電極を設ける場合に、電極相互間に
おいて面方向の隙間が生じないようにし、この状態で、
電極をマスクにして酸素イオンを注入し、電極周囲の素
子分離領域に酸素イオンを（主人するようにしているの
で、イオンが１主人された半導体層には自己整合的に絶
縁層が形成されることになる。
したがって、素子分離用の絶縁層を形成する際に保護マ
スクの必要がなくなり、保護マスクの位置合わせに必要
な誤差領域を特に設ける必要がな（、半導体装置をさら
に高集積化することができるとともに、保護膜の形成、
除去等の手間が不要となって、半導体装置の製造工数を
低減することができる。
スクの必要がなくなり、保護マスクの位置合わせに必要
な誤差領域を特に設ける必要がな（、半導体装置をさら
に高集積化することができるとともに、保護膜の形成、
除去等の手間が不要となって、半導体装置の製造工数を
低減することができる。
第１図は、本発明の原理図、
第２図は、本発明の一実施例を断面で示す工程図、
第３図は、従来方法を断面で示す工程図である。
（符号の説明）
ｌ・・・半導体層、
２・・・素子形成領域、
３・・・電極、
４・・・素子形成領域、
５・・・絶縁層、
１・・・基板、
２・・・バッファ層、
３・・・電子走行層、
４・・・電子供給層、
５・・・キヤ、プ層、
６・・・ＳｉＯ□膜、
９・・・ゲート開口部、
０ ・−４ｉ／Ｐｔ／Ａｕ膜、
２・・・ゲート電極、
６ −ＡｕＧｅ／Ａｕ膜、
７．２８・・・オーミック電極、
９・・・絶縁層。
Claims (1)
- 【特許請求の範囲】 半導体層の素子形成領域に、面方向に対して隙間なく複
数の電極を形成する工程と、 該電極をマスクに使用し、少なくとも前記素子形成領域
の周囲に設けられた素子分離領域に酸素イオンを注入し
て酸化絶縁層を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187976A JPH0350838A (ja) | 1989-07-19 | 1989-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187976A JPH0350838A (ja) | 1989-07-19 | 1989-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350838A true JPH0350838A (ja) | 1991-03-05 |
Family
ID=16215433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187976A Pending JPH0350838A (ja) | 1989-07-19 | 1989-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185235A (en) * | 1987-09-09 | 1993-02-09 | Tokyo Ohka Kogyo Co., Ltd. | Remover solution for photoresist |
| EP0591939A3 (en) * | 1992-10-07 | 1997-01-15 | Fraunhofer Ges Forschung | Process for manufacturing field effect transistors |
| CN101847826A (zh) * | 2009-03-26 | 2010-09-29 | 索尼公司 | 二分型半导体激光元件及其制造方法、以及其驱动方法 |
-
1989
- 1989-07-19 JP JP1187976A patent/JPH0350838A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185235A (en) * | 1987-09-09 | 1993-02-09 | Tokyo Ohka Kogyo Co., Ltd. | Remover solution for photoresist |
| EP0591939A3 (en) * | 1992-10-07 | 1997-01-15 | Fraunhofer Ges Forschung | Process for manufacturing field effect transistors |
| CN101847826A (zh) * | 2009-03-26 | 2010-09-29 | 索尼公司 | 二分型半导体激光元件及其制造方法、以及其驱动方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1228180A (en) | Method of making a high performance small area, thin film transistor | |
| US4333965A (en) | Method of making integrated circuits | |
| JPH02219253A (ja) | 半導体集積回路装置の製造方法 | |
| JPH09289323A (ja) | 半導体装置の製造方法 | |
| JP2001210834A (ja) | 半導体素子のゲート絶縁膜形成方法 | |
| EP0293979A2 (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPH0231464A (ja) | 半導体装置 | |
| JP2001176983A (ja) | 半導体装置及びその製造方法 | |
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| JPS6231492B2 (ja) | ||
| JPH11186253A (ja) | 半導体装置の製造方法 | |
| JPS6213047A (ja) | 半導体装置の製造方法 | |
| JPS6169176A (ja) | 半導体装置の製造方法 | |
| JPS60240131A (ja) | 半導体装置の製造方法 | |
| JPH07201967A (ja) | 半導体装置の製造方法 | |
| JPH05335407A (ja) | 半導体装置の製造方法 | |
| JPS61276371A (ja) | 半導体素子の製造方法 | |
| JPH0653493A (ja) | 半導体装置 | |
| JPS58122769A (ja) | 半導体装置の製造方法 | |
| JPS62248222A (ja) | 半導体装置の製造方法 | |
| JPS61174773A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0243764A (ja) | 半導体装置の製造方法 | |
| JPH08162477A (ja) | 半導体装置の製造方法 | |
| JPH01283854A (ja) | 半導体装置の製造方法 | |
| JPS6194338A (ja) | 半導体装置およびその製造方法 |