JPH0352073B2 - - Google Patents
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- Publication number
- JPH0352073B2 JPH0352073B2 JP59113422A JP11342284A JPH0352073B2 JP H0352073 B2 JPH0352073 B2 JP H0352073B2 JP 59113422 A JP59113422 A JP 59113422A JP 11342284 A JP11342284 A JP 11342284A JP H0352073 B2 JPH0352073 B2 JP H0352073B2
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- JP
- Japan
- Prior art keywords
- pattern
- window
- background
- screen
- area
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビツト・マツプ構造のビデオRAM
から複数枚のウインドウを切り出してCRTデイ
スプレイに表示し、該ウインドウが表示されない
背景画面上に一定の繰り返しパターンを表示する
ようにした表示制御装置に関するものである。
から複数枚のウインドウを切り出してCRTデイ
スプレイに表示し、該ウインドウが表示されない
背景画面上に一定の繰り返しパターンを表示する
ようにした表示制御装置に関するものである。
第１図はビツト・マツプ構造のビデオRAMを
備えたCRTデイスプレイを説明する図であり、
１はビデオRAM、２は表示制御装置、３は画面
をそれぞれ示している。
備えたCRTデイスプレイを説明する図であり、
１はビデオRAM、２は表示制御装置、３は画面
をそれぞれ示している。
第１図図示の如きビツト・マツプ構造のビデオ
RAM１を備えたCRTデイスプレイでは、画面３
上に任意の大きさの矩形領域（ウインドウ）を定
義し、それぞれに別々の情報を表示するマルチ・
ウインドウ表示方式が採用されている。
RAM１を備えたCRTデイスプレイでは、画面３
上に任意の大きさの矩形領域（ウインドウ）を定
義し、それぞれに別々の情報を表示するマルチ・
ウインドウ表示方式が採用されている。
マルチ・ウインドウの背景（図示斜線部）は、
全白や全黒、中間調等で表示され、従来、ソフト
ウエアにより処理されていた。具体的には、一定
のパターンをビデオRAM１の残りの表示領域に
書き込むことにより、書き込まれたビデオRAM
１の内容に従つて背景の表示をも行うようにして
いた。
全白や全黒、中間調等で表示され、従来、ソフト
ウエアにより処理されていた。具体的には、一定
のパターンをビデオRAM１の残りの表示領域に
書き込むことにより、書き込まれたビデオRAM
１の内容に従つて背景の表示をも行うようにして
いた。
しかしながら、上述の如き従来の技術では、ウ
インドウの表示領域の変更に伴う背景の作成が多
量であるため、ウインドウ表示制御の速度を向上
させることが難しく、また、ビデオRAM１にお
いては、背景用としての領域を確保するため、そ
れだけ容量の大きなものを必要としていた。
インドウの表示領域の変更に伴う背景の作成が多
量であるため、ウインドウ表示制御の速度を向上
させることが難しく、また、ビデオRAM１にお
いては、背景用としての領域を確保するため、そ
れだけ容量の大きなものを必要としていた。
本発明は、上記の考察に基づくものであつて、
ウインドウ表示制御における背景処理の高速化を
図ると共に、背景用ビデオRAMの要らない表示
制御装置を提供することを目的とするものであ
る。
ウインドウ表示制御における背景処理の高速化を
図ると共に、背景用ビデオRAMの要らない表示
制御装置を提供することを目的とするものであ
る。
そのため本発明の表示制御装置は、ビツト・マ
ツプ構造のビデオ・メモリから複数枚のウインド
ウを切り出して画面上に表示するマルチ・ウイン
ドウの表示制御装置において、指定された一定の
パターンの繰り返しパターンを発生する背景パタ
ーン発生手段を備え、ウインドウが表示されない
背景画面の領域に対して上記背景パターン発生手
段で発生した繰り返しパターンを表示するように
したことを特徴とするものである。
ツプ構造のビデオ・メモリから複数枚のウインド
ウを切り出して画面上に表示するマルチ・ウイン
ドウの表示制御装置において、指定された一定の
パターンの繰り返しパターンを発生する背景パタ
ーン発生手段を備え、ウインドウが表示されない
背景画面の領域に対して上記背景パターン発生手
段で発生した繰り返しパターンを表示するように
したことを特徴とするものである。
本発明は、上述の如き手段を備えることによ
り、ウインドウの表示領域に対してはウインド
ウ・ビデオ・データをビデオ・メモリから読み出
してビデオ・データとして送出し、ウインドウが
表示されない背景画面の領域に対しては背景パタ
ーン発生手段からの背景用の繰り返しパターンを
ビデオ・データとして送出する。従つて、ウイン
ドウの表示領域の変更があつても、特に、その都
度背景パターンの作成を行う必要はなく、ビデオ
RAM１に背景パターンを書き込む必要もない。
背景パターン発生手段からの背景用の繰り返しパ
ターンをウインドウが表示されない背景画面の領
域に対応して送出すればよい。
り、ウインドウの表示領域に対してはウインド
ウ・ビデオ・データをビデオ・メモリから読み出
してビデオ・データとして送出し、ウインドウが
表示されない背景画面の領域に対しては背景パタ
ーン発生手段からの背景用の繰り返しパターンを
ビデオ・データとして送出する。従つて、ウイン
ドウの表示領域の変更があつても、特に、その都
度背景パターンの作成を行う必要はなく、ビデオ
RAM１に背景パターンを書き込む必要もない。
背景パターン発生手段からの背景用の繰り返しパ
ターンをウインドウが表示されない背景画面の領
域に対応して送出すればよい。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第２図は本発明の１実施例構成を示す図、第３
図は背景のパターン設定例を示す図である。図に
おいて、４と５はパターン・メモリ、６と７はシ
フト・レジスタ、８はフリツプ・プロツプ、９は
領域判定回路、１０と１１はオア・ゲート、１２
ないし１４はアンド・ゲートをそれぞれ示してい
る。
図は背景のパターン設定例を示す図である。図に
おいて、４と５はパターン・メモリ、６と７はシ
フト・レジスタ、８はフリツプ・プロツプ、９は
領域判定回路、１０と１１はオア・ゲート、１２
ないし１４はアンド・ゲートをそれぞれ示してい
る。
第２図において、パターン・メモリ４と５は背
景のパターンが格納される４ビツトのメモリであ
り、シフト・レジスタ６と７は水平同期信号によ
りパターン・メモリ４と５の内容がロードされ、
このパターンを繰り返し出力する４ビツトのシフ
ト・レジスタである。フリツプ・フロツプ８は、
水平同期信号で出力が反転するパターン選択信号
をアンド・ゲート１２と１３に供給し、垂直同期
信号で初期化されるものである。領域判定回路９
は、４枚のウインドウの領域を判定するものであ
り、走査中の領域がいずれかのウインドウの領域
である場合にはオア・ゲート１０を通してアン
ド・ゲート１４からウインドウ・ビデオ・データ
をオア・ゲート１１を通して出力する。
景のパターンが格納される４ビツトのメモリであ
り、シフト・レジスタ６と７は水平同期信号によ
りパターン・メモリ４と５の内容がロードされ、
このパターンを繰り返し出力する４ビツトのシフ
ト・レジスタである。フリツプ・フロツプ８は、
水平同期信号で出力が反転するパターン選択信号
をアンド・ゲート１２と１３に供給し、垂直同期
信号で初期化されるものである。領域判定回路９
は、４枚のウインドウの領域を判定するものであ
り、走査中の領域がいずれかのウインドウの領域
である場合にはオア・ゲート１０を通してアン
ド・ゲート１４からウインドウ・ビデオ・データ
をオア・ゲート１１を通して出力する。
次に、第３図図示のパターン設定例を参照しつ
つ第２図図示の表示制御装置の動作を説明する。
ここで、背景のパターンとしては、第３図図示の
如く、パターン・メモリ４には「0100」、パター
ン・メモリ５には「0001」がそれぞれ設定される
ものとする。まず、フリツプ・フロツプ８が垂直
同期信号で初期化され、画面左上からの表示が開
始されると、フリツプ・フロツプ８の出力（パタ
ーン選択信号）は、アンド・ゲート１２に対する
出力が論理「１」となり、アンド・ゲート１３に
対する出力が論理「０」となる。またこのとき領
域判定回路９におけるウインドウの有無の判定が
「無」であれば、オア・ゲート１０の出力は論理
「０」となる。その結果アンド・ゲート１２ない
し１４において、アンド・ゲート１２のみがラス
タ走査に従つてパターン・データを出力し、画面
上の１ラスタ目には第３図図示の如く「0100」の
繰り返しパターンを表示する。そして、次の２ラ
スタ目に入るときには、水平同期信号によりフリ
ツプ・フロツプ８の出力が反転するため、今度
は、アンド・ゲート１２ないし１４において、ア
ンド・ゲート１３のみがラスタ走査に従つてパタ
ーン・データを出力し、画面上の２ラスタ目には
第３図図示の如く「0001」の繰り返しパターンを
表示する。続いて、３ラスタ目、４ラスタ目へと
移つて行くに従つて同様の動作を繰り返し、奇数
ラスタ目には「0100」の繰り返しパターンを、ま
た偶数ラスタ目には「0001」の繰り返しパターン
を表示する。しかし、第３図の４ラスタ目の５ビ
ツト目に示す如く、ラスタ走査がウインドウの領
域に入ると、領域判定回路９におけるウインドウ
の有無の判定が「無」から「有」に変わり、オ
ア・ゲート１０の出力が論理「０」から論理
「１」に変わる。その結果今度は、アンド・ゲー
ト１２と１３はインヒビツトされ、アンド・ゲー
ト１４のみがラスタ走査に従つてウインドウ・ビ
デオ・データを出力し、画面上にウインドウを表
示する。
つ第２図図示の表示制御装置の動作を説明する。
ここで、背景のパターンとしては、第３図図示の
如く、パターン・メモリ４には「0100」、パター
ン・メモリ５には「0001」がそれぞれ設定される
ものとする。まず、フリツプ・フロツプ８が垂直
同期信号で初期化され、画面左上からの表示が開
始されると、フリツプ・フロツプ８の出力（パタ
ーン選択信号）は、アンド・ゲート１２に対する
出力が論理「１」となり、アンド・ゲート１３に
対する出力が論理「０」となる。またこのとき領
域判定回路９におけるウインドウの有無の判定が
「無」であれば、オア・ゲート１０の出力は論理
「０」となる。その結果アンド・ゲート１２ない
し１４において、アンド・ゲート１２のみがラス
タ走査に従つてパターン・データを出力し、画面
上の１ラスタ目には第３図図示の如く「0100」の
繰り返しパターンを表示する。そして、次の２ラ
スタ目に入るときには、水平同期信号によりフリ
ツプ・フロツプ８の出力が反転するため、今度
は、アンド・ゲート１２ないし１４において、ア
ンド・ゲート１３のみがラスタ走査に従つてパタ
ーン・データを出力し、画面上の２ラスタ目には
第３図図示の如く「0001」の繰り返しパターンを
表示する。続いて、３ラスタ目、４ラスタ目へと
移つて行くに従つて同様の動作を繰り返し、奇数
ラスタ目には「0100」の繰り返しパターンを、ま
た偶数ラスタ目には「0001」の繰り返しパターン
を表示する。しかし、第３図の４ラスタ目の５ビ
ツト目に示す如く、ラスタ走査がウインドウの領
域に入ると、領域判定回路９におけるウインドウ
の有無の判定が「無」から「有」に変わり、オ
ア・ゲート１０の出力が論理「０」から論理
「１」に変わる。その結果今度は、アンド・ゲー
ト１２と１３はインヒビツトされ、アンド・ゲー
ト１４のみがラスタ走査に従つてウインドウ・ビ
デオ・データを出力し、画面上にウインドウを表
示する。
以上の説明から明らかなように、本発明によれ
ば、一方では、パターン・データをラスタ走査に
従つて常時読み出し、他方では、領域判定回路で
ウインドウの有無を判定し、該判定に従つてパタ
ーン・テータとウインドウ・ビデオ・データとを
切り換えることにより、自動的に背景を表示する
ように構成したので、簡単なハードウエアを用意
するだけで、背景用としてのビデオRAMを不要
とすると共に、ウインドウ表示制御の高速化を図
ることができる。
ば、一方では、パターン・データをラスタ走査に
従つて常時読み出し、他方では、領域判定回路で
ウインドウの有無を判定し、該判定に従つてパタ
ーン・テータとウインドウ・ビデオ・データとを
切り換えることにより、自動的に背景を表示する
ように構成したので、簡単なハードウエアを用意
するだけで、背景用としてのビデオRAMを不要
とすると共に、ウインドウ表示制御の高速化を図
ることができる。
第１図はビツト・マツプ構造のビデオRAMを
備えたCRTデイスプレイを説明する図、第２図
は本発明の１実施例構成を示す図、第３図は背景
のパターン設定例を示す図である。 １……ビデオRAM、２……表示制御装置、３
……画面、４と５……パターン・メモリ、６と７
……シフト・レジスタ、８……フリツプ・フロツ
プ、９……領域判定回路、１０と１１……オア・
ゲート、１２ないし１４……アンド・ゲート。
備えたCRTデイスプレイを説明する図、第２図
は本発明の１実施例構成を示す図、第３図は背景
のパターン設定例を示す図である。 １……ビデオRAM、２……表示制御装置、３
……画面、４と５……パターン・メモリ、６と７
……シフト・レジスタ、８……フリツプ・フロツ
プ、９……領域判定回路、１０と１１……オア・
ゲート、１２ないし１４……アンド・ゲート。
Claims (1)
- １ ビツト・マツプ構造のビデオ・メモリから複
数枚のウインドウを切り出して画面上に表示する
マルチ・ウインドウの表示制御装置において、指
定された一定のパターンの繰り返しパターンを発
生する背景パターン発生手段を備え、ウインドウ
が表示されない背景画面の領域に対して上記背景
パターン発生手段で発生した繰り返しパターンを
表示するようにしたことを特徴とする表示制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113422A JPS60257491A (ja) | 1984-06-01 | 1984-06-01 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113422A JPS60257491A (ja) | 1984-06-01 | 1984-06-01 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257491A JPS60257491A (ja) | 1985-12-19 |
| JPH0352073B2 true JPH0352073B2 (ja) | 1991-08-08 |
Family
ID=14611835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59113422A Granted JPS60257491A (ja) | 1984-06-01 | 1984-06-01 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257491A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10207446A (ja) | 1997-01-23 | 1998-08-07 | Sharp Corp | プログラマブル表示装置 |
-
1984
- 1984-06-01 JP JP59113422A patent/JPS60257491A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60257491A (ja) | 1985-12-19 |
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