JPS648338B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、ラスタスキヤン方式のデイスプレ
イ装置（表示装置）を用いる表示制御装置に関す
る。

この発明は、表示画面に対応される情報が書き
込まれるリフレツシユメモリへの書き込み可能期
間を、CPU（マイクロプロセツサ）によつて容易
に検知できるようにするためのものである。

以下、実施例により、この発明を具体的に説明
する。

第１図は、この発明の一実施例を示すCRTデ
イスプレイ装置のブロツク図である。

この実施例におけるCRTデイスプレイ装置の
概要は次の通りである。

CPU１等の入力源により、バスドライバ２を
介して、リフレツシユメモリ５に表示すべき情報
を書き込むものである。この情報は、CRT画面
上の表示位置を示すアドレス情報と、アスキー
（ASCII）コード等の文字表示コードとである。
上記アドレス情報は、アドレスデコーダ１０と、
アドレスセレクタ４とを通して、リフレツシユメ
モリ５に入力されるものである。

リフレツシユメモリ５は、CRT画面上に割り
当てられた文字表示アドレスと対応したアドレス
を有するものである。したがつて、リフレツシユ
メモリ５は、CRT画面に表示できる総文字数分
だけのコード情報が記憶できるメモリ容量を有す
るものである。

例えば、文字数を横32文字、縦16行とすると、
１画面当り、32×16バイトの記憶容量が必要とな
る。この実施例においては、リフレツシユメモリ
５は、2048バイトの記憶容量を有するものとし、
４画面分にわたつての書き込みが可能となるもの
である。したがつて、アドレス情報は、11ビツト
構成のものとなる。

一般に、マイクロコンピユータシステムにおけ
るアドレス情報は、16ビツト構成であるので、上
記CPU等のアドレス情報を11ビツト構成のリフ
レツシユメモリアドレスに変換し、また後述する
読み出し回路１２を指定するアドレス信号を形成
するのが上記アドレスデコーダ１０である。

そして、アドレスセレクタ４は、後述する
CRTコントローラ３からのアドレス情報と、
CPU１等の入力源からのアドレス情報とを切り
換えるためのものである。

上記リフレツシユメモリ５の読み出しは、
CRTコントローラ３で形成されたCRTの文字ア
ドレスに対応したタイミングパルス（MA）をア
ドレス情報とし、１文字ごとに順次行なわれる。
この読み出されたコード情報は、パターン発生回
路６により、１文字ごとにドツト構成されたパタ
ーン信号に変換される。

このパターン発生回路６は、文字等の画素が書
き込まれているリードオンリーメモリ（ROM）
により構成される。したがつて、表示される文字
コードがリフレツシユメモリ５からパターン発生
回路６に与えられること、すなわち、パターン発
生回路６の文字アドレスを指定することと、ラス
タアドレスを指定することとにより、その出力
は、ラスタスキヤンタイミングに同期した文字パ
ターン信号となる。

このパターン出力は、パラレル／シリアル変換
回路７により、シリアルな映像信号に変換され
る。このシリアルな映像信号は、ビデイオコント
ロール回路８により、同期パルス（SYNC）、有
効表示画面を形成する表示タイミングパルス
（DISPTMG）と合成されて、CRT画面上に文字
を表示することとなる。

タイミングコントローラ９は、発振回路を内蔵
し、これらのリフレツシユメモリ５のアドレスタ
イミングパルス（MA）及びパターン発生回路６
のラスタアドレスタイミングパルス（RA）の基
本となるキヤラクタロツク（CLK）、シリアルな
画素データを得るためのビデイオクロツク
（VCLK）等を形成するものである。

CRTコントローラ３は、水平表示文字レジス
タ、垂直表示文字レジスタ等の各種制御レジスタ
と、リフレツシユメモリ５の、換言すれば、
CRT画面上のラスタに同期した番地指定を行な
う文字、行カウンタと、CRTの水平及び垂直同
期信号発生回路と、ラスタ制御回路と、カーソル
制御回路等により構成され、CRTのラスタに同
期したリフレツシユメモリ５のアドレス指定
（MA）、パターン発生回路６のラスタ指定（RA）
をして、上述のような画素データを形成するもの
とし、及びCRTの同期パルス等を形成するもの
である。

このCRTコントローラ３として、例えば「商
品名HD46505」のモノリシツク集積回路を用い
ることができる。

なお、１１は、リフレツシユメモリ５への入力
源からのアクセスタイミング信号を形成するタイ
ミングパルス発生回路であり、上記表示タイミン
グパルス（DISPTMG）を入力とし、垂直ブラ
ンキング期間を抜き出して上記タイミングパルス
（STATUS）を形成する。そして、１２は、こ
の出力の読み出しを行なう読み出し回路である。

上述のようなCRTデイスプレイ装置において、
例えば、第３図に示すように、ノンインターレー
スモードによるCRTの表示画面部１３を構成す
るラスタ本数を240本とし、上下、左右にそれぞ
れ画面の10％づつのボーダ部（斜線を付した部
分）を設けて、有効表示画面１７を構成するもの
とする。このボーダ部は、CRTの水平、垂直駆
動能力のバラツキにより、表示文字が画面からは
み出して表示されることを防止するために必要な
ものである。

ホームテレビ受像機等のCRTにおいては、水
平走査時間Ｈは63.5MS（ミリセカンド）程度であ
る。このうち、帰線消去時間t₄を9.3MSとする
と、上記表示画面１３を形成する一水平走査時間
は、54.2MSとなる。したがつて、上述のように、
左右に10％t₁，t₂づつのボーダ部を設けるものと
すると、t₁，t₂は、5.4MSとなり、有効表示画面
１４を形成する走査時間（t₃）は43.36MSとな
る。

したがつて、CRTコントローラ３は、１水平
走査時間（Ｈ）当り、上記有効表示時間（t₃）を
“１”とし、他のボーダ時間および帰線消去時間
（プランキング時間）を“０”とする表示タイミ
ング（DISPTMG）を形成することとなる。

一方、垂直方向については、表示画面１３のラ
スタ本数が240本で、上下に10％（t₅，t₆）づつ
のボーダ部を設けるものであるから、t₅，t₆は、
ラスタ本数で24本（24×63.5MS）に相当する時
間となり、有効表示画面１４を形成するラスタ本
数は192本となり、時間（t₇）は192×63.5MSと
なる。

したがつて、１表示画面（Ｖ）当り、上記有効
表示時間（t₇）を“１”とし、他を“０”（ブラ
ンキング）とする表示タイミング（DISPTMG）
を形成することとなる。

この表示タイミングパルス（DISPTMG）を
第４図に示すように形成するものである。このタ
イミングパルス（DISPTMG）は、同図に示す
ように、NTSC方式のCRTにより、ノンインタ
ーレスモードで構成すると、１表示画面（Ｖ）は
１／60秒となり、この中に、水平表示タイミング
パルス（Ｈ）を192個と、この水平表示タイミン
グパルス（Ｈ）が70個分に相当する垂直ブランキ
ング部を有するパルス信号となる。

上記垂直ブランキング部は、NTSC方式におい
ては、ラスタ本数が525本であり、ノンインタレ
スモードではラスタが525／２であることにより、
262.5−192≒70個に相当する水平表示タイミング
となる。このうち、48個分が上記時間（t₅＋t₆）
になり、22個分が垂直帰線時間（t₃）に相当す
る。

この実施例においては、上記有効表示画面１４
を形成するためのボーダタイミング、及び帰線消
去タイミングから成るブランキングタイミングを
利用して、CRTの表示内容を変更する際のCPU
等の入力源からのアクセスタイミングに割り当て
ようとするものである。すなわち、上記ブランキ
ング期間CRTデイスプレイ装置は、リフレツシ
ユメモリの読み出し、言い換えれば文字表示のた
めの動作を停止しているものであるから、表示画
面の１部にフラツシングを生じさせることなくリ
フレツシユメモリの内容が変更できるものとな
る。この場合において、水平ブランキング期間
は、前述から明らかなように20MSと短かく、こ
れをアクセス可能な時間帯としても、CPU等の
入力源からの実質的な書き込み動作を期待できな
い。したがつて、CPU等に無用な動作をさせる
のを防止するため、この水平ブランキング期間を
消去して、垂直ブランキング期間（4.4MS）のみ
を上記アクセスタイミングとして用いるものであ
る。

第２図は、この水平ブランキング期間を消去し
て、上記アクセスタイミング信号を形成する回路
の一実施例を示す回路図である。

この回路は、上記表示タイミング信号
（DISPTMG）の反転信号を形成するインバータ
（IN）とこのインバータ出力の立ち上りタイミン
グで“０”レベルの出力パルスを形成するワンシ
ヨツトマルチバイブレータ（OS₁）と、この出力
の立ち上りタイミングで“０”レベルの出力パル
スを形成するワンシヨツトマルチバイブレータ
（OS₂）とにより構成される。

前段のワンシヨツトマルチバイブレータ
（OS₁）は、水平ブランキングを消去するための
リトリガブル形式のワンシヨツトマルチバイブレ
ータであり、出力パルス幅を決定する時定数回路
R₁，C₁の値を水平走査時間（Ｈ）より長く設定
する。この時定数R₁，C₁により、出力パルスが
“１”レベルに変化する前に、次々と起動がかか
るため、第４図に示すように水平ブランキングを
消去した出力パルス（OS₁）が得られる。

後段のマルチバイブレータ（OS₂）は、上記ア
クセスタイミングパルス（STATUS）を形成す
るためのものであり、時定数回路R₂，C₂により、
4MS程度の“０”レベルパルス（OS₂）を形成す
る。上記ワンシヨツトパルス（OS₁）は、最初の
表示期間を含むものであるため、上記のワンシヨ
ツトマルチバイブレータ（OS₂）を設けて、真の
垂直ブランキングパルスを形成する。

このタイミング信号（STATUS）は、第１図
に示すように、アドレスセレクタ４の切り換え信
号として用いるとともに、読み出し回路２を介し
て、データバス（DATA）に出力されるように
するものである。これにより、CPU等は、リフ
レツシユメモリ５の内容変更に際し、まず、上
記読み出し回路１２の番地を指定して、信号
（STATUS）を読み出し、書き込み可能か否か
を判定する。書き込み可能（“０”）のときは、
リフレツシユメモリ５のアドレス情報、データを
送出して書き込みを行なう。書き込み後に、再
び上記読み出し回路１２を指定して、書き込み可
能か否かを判定し、上記信号（STATUS）が
“０”のとき、上記書き込み動作は完全になされ
たことを確認して、一連の書き込み動作を完了す
るものとする。

上記の確認動作を行なわせるのは、書き込み
前の判定時には、上記ブランキング期間であつた
が、書き込み動作を行なう時は、表示期間であり
書き込みがなされないことがあるので、このよう
な確認動作を行なわせるものである。

デイスプレイ装置をプログラムデイバツク等に
用いるときは、上述のような書き込み不良があれ
ば、表示により判明できるが、テレビゲーム等に
おけるプログラム実行中に、上述のような書き込
みミスがあると、ゲームの内容がプログラム通り
にならなく、誤動作を生じるため、上記簡単な確
認動作で、これを防止することができる。

この発明は、前記実施例に限定されず、水平ブ
ランキングを消去する手段は、種々変形でき、水
平、垂直パルス等は、表示文字構成により、変形
できるものである。

この発明は、ラスタスキヤン方式のCRTデイ
スプレイ装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すCRTデ
イスプレイ装置のブロツク図、第２図は、第１図
におけるタイミングパルス発生回路の一実施例を
示す回路図、第３図は、この発明の一実施例を示
す表示画面の構成及びタイミングを説明する図、
第４図は、第２図の回路の動作波形図である。 １……CPU、２……バスドライバ、３……
CRTコントローラ、４……アドレスセレクタ、
５……リフレツシユメモリ、６……パターン発生
回路、７……パラレル／シリアル変換回路、８…
…ビデイオコントロール回路、９……タイミング
コントローラ、１０……アドレスデコーダ、１１
……タイミングパルス発生回路、１２……読み取
り回路、１３……表示画面、１４……有効表示画
面。

Claims (1)

【特許請求の範囲】
1. １ マイクロプロセツサと、かかるマイクロプロ
   セツサに結合されたバスラインと、表示装置に表
   示されるべき情報が記憶されるリフレツシユメモ
   リと、上記バスラインを介する上記リフレツシユ
   メモリへの垂直ブランキング期間における情報の
   書き込みの許可を意味する制御信号がそれに与え
   られ上記バスラインを介して上記マイクロプロセ
   ツサによつてアクセス可能にされたフリツプフロ
   ツプと、上記バスラインを介して表示制御信号が
   与えられ上記表示装置のための同期信号と上記リ
   フレツシユメモリのためのアドレス信号と上記フ
   リツプフロツプのための制御信号を形成する表示
   制御回路とを備えてなることを特徴とする表示制
   御装置。