JPH0352235A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術（第９図〜第ｌ２図） 発明が解決しようとする課題 課題を解決するための手段 第１の発明の構成 第２の発明の楕戒 作用 第１の発明の作用 第２の発明の作用 実施例 第１実施例（第１図〜第，１図〉 第２実施例（第５図〉 第３実施例（第６図〉 第４実施例（第７図） 第５実施例（第８図） その他 発明の効果 ［概要コ 素子形成面周辺部に電源パッド及び信号パッドを配列し
てなる半導体集積回路装置に関し、その集積度を高め、
パッドの間隔を狭くしても、電源パッドの数を増やすこ
となく、電源線の電流密度を低く抑え、もって、信号パ
ッドの数を増加できるようにすると共に、エレクトロマ
イグレーションによる電源線の断線を回避できるように
することを目的とし、 素子形成面周辺部においては、電源線は信号線よりも上
層に形成し、また、電源パッドは信号パッドよりも素子
形成面上、内側方向に長くなるように設け、更に、電源
パッド上には導電膜を積層して構或する９ ［産業上の利用分野］ 本発明は、素子形成面周辺部に電源パッド及び信号パッ
ドを配列してなる半導体集積回路装置に関する。

半導体集積回路装置、特にバイボーラ（１）ｉｐｏｌａ
ｒ）型、例えば、Ｅ　Ｃ　Ｌ　（ｅｍｉｔｔｅｒ−ｃｏ
ｕｐｌｅｄ　ｌｏｇｉｃ）やＣ　Ｍ　Ｉ．、（ｃｕｒｒ
ｅｎｔ　ｍｏｄｅ　ｌｏｇｉｃ）型の半導体集積回路装
置は、その高速性を特長としているが、反面、消費電力
が大きいという短所を有している。ここに近年、かかる
半導体集積回路装置においては、回路素子の縮小化、微
細化が図られており、この結果、単位回路素子あたりの
消費電力は低減化している。しかしながら、それ以上に
集積度が増加し、チップ全体としての消費電力は更に増
加する傾向にある。このため、適切な手段で電源を供給
する必要がある、 ［従来の技術コ 従来、半導体集積回路装置として、第９図及び第１０図
にそれぞれその要部平面図及び要部断端面図（第９図の
ｘ−ｘ’線に沿った断端面図）を示すようなものが提案
されている。

第９図において、１はチップ辺、２は信号線５３は信号
バッド、４は電源締、５は電源パッドであって、信号線
２，信号バッド３、電源線４及び電源パッド５は，第１
０図に示すように、シリコン基板６上に絶縁層７を介し
て同一面上に形成されている。なお，８は絶縁層、９、
１０は絶縁層８に形成された開口である．また、第９図
において、矢印Ａは電源線４を流れる電流の方向を示し
ている． ［発明が解決しようとする課題］ かかる従来の半導体集積回路装置においては、パッドの
間隔を狭くし、パッドの数を増加する場合には、その構
造上、電源線４の幅を狭くし、電源線４と信号線２との
短絡を回避するようにしなければならない．また、集積
度を高めると、消費電力が増加する，そこで、集積度を
高め、パッドの間隔を狭くし、パッドの数を増加すると
、電源線４の電流密度が大きくなり、エレクトロマイグ
レーションによる電源線４の断線を招来してしまうおそ
れがある． ここに、電源線４における電流密度の増加を避けようと
する場合には、集積度の増加に対して、例えば第Ｌｌ図
に実線Ｘで示すような関係で、電源パッド５の比率を増
加させる必要があり、このようにする場合には、信号パ
ッド３の不足を招いてしまう，１このことは、回路素子
が例えば１　／　ａに縮小された場合、集積できる回路
素子数はａ２倍となるのに対して、パッドの間隔は１　
／　ａに１２ができない、即ち、パッド数はａ倍にしか
できないことに起因するものである。

即ち、集積できる回路素子数がａ２倍になった場合にお
いて、単位回路素子あたりの消費電力が１　／　ａにな
れば、チップあたりの消費電力はａ倍になり、電源バッ
ド５の数をａ倍にしても、電源バッド５の全パッド数と
の比率は変化しないので、この場合には、問題は生じな
い．しかしながら、実際にζよ，高速化を図るため、単
位回路素子あたりの消費電力を１　／　ａとすることは
できない。特に、もともと消費電力が大きいＥＣＬやＣ
ＭＬ［ｆｉ路等では、場合によっては、単位回路素子あ
たりの消費電力はそのまま（１倍）であるということも
ある。

このような場合には、例えば第１１図に実線Ｘで示すよ
うに、電源パッド５の比率が著しく大きくなり、集積度
が向上しても、信号バッド３を増加できず、このため、
内部回路が使用できない場合も生じる．特にゲートアレ
イ等の楕戒では、この傾向が顕著になる６ なお、第１１図において、実線Ｙは単位回路素子あたり
の消費電力が集積度Ｎの平方根に反比例して小さくなる
場合の全パッド数に対する電源バッド５の比率を示して
いる．また、第１２図はパッドの間隔とパッド数との関
係の一例を示す図であり、実線Ｐは全パッド数、実線Ｑ
は信号パッド数を示している。

本発明は、かかる点に鑑み、その集積度を高め、パッド
の間隔を狭くしても、電源パッドの数を増やすことなく
、電源線の電流密度を低く抑え、もって、信号パッドの
数を増加できるようにするε共に、エレクトロマイグレ
ーションによる電源線の断線を回避できるようにした半
導体集積回路装置を提供することを目的とする。

〔課題を解決するための千段］ 上記目的は、次の第１及び第２の発明の半導体集積回路
装置によって、それぞれ達成される。

裏上力４已ト矢逸氏− 第１の発明の半導体Ｓ積回路装置は、素子形成面周辺部
に電源パッド及び信号パッドを配列し２てなる半導体集
積回路装置において、素子形成面周辺部においては、電
源線は信号線よりも上層Ｃこ形成し、また、電源パッド
は信号パッドよりも素子形成面上、内側方向に長くなる
ように設（フ、更に、電源パッド」二には導電膜を積層
したものである。

箋』！１亀期ｌ臼亀底一 第２の発明の半導体集積回路装置は、素子形成面周辺部
に電源パッド及び信号パッドを配列してなる半導体集積
回路装置において、素子形成面周辺部においては、電源
線は信号線よりも上層に形戊し、また、電源パッドは信
号パッドよりも素−ｒ形成面上、内側に設けたものであ
る。

［作用］ 匙七Δ楚豐グ生担− 素子形成面周辺部においては、電源線は信号線よりも上
層に形成されるので、電源線のうち、信号パッドよりも
内側の部分は、その幅を広く形成することができ、この
ようにしても信号線との短絡は生じない． そして、また、電源パッドは信号パッドよりも素子形成
面上、内側方向に長くなるように設けられると共に、電
源パッド上には導電膜が積層されるので、電流は、導電
膜、電源パッドのうち、信号パッドよりも内側に設けら
れた部分を経由し，て、電源線のうち、信号パッドより
も内側の部分、即ち、幅を広く形成できる電源線部分に
流れ込むことになる． したがって、電源線の電流密度を低く抑えることができ
る。

０１！と護吸厚』り生 第２の発明においても、素子形成面周辺部においては，
電源線は信号線よりも１二層に形成されるので、電源線
のうち、信号パッドよりも内■１の部分は、その幅を広
く形成することがて゛き、このようにしても信号線との
短絡は生じない、そして、また、電源パッドは信号パッ
ドよりも素子形成面上、内側に設けられるので、電流は
、導電膜、電源パッドを介して、電源線のうち、信号パ
ッドよりも内側の部分、即ち、幅を広く形成できる電源
線部分に流れ込むことになる。

したがって、この第２の発明においても、電源線の電流
密度を低く抑えることができる６なお、この第２の発明
においては、電源バッドは信号パッドよりも素子形成面
上、内側に設けられるので、電源線は信号パッドよりも
素子形戊面上、内側にのみ設ければ足りる。

［実施例コ 以下、第ｌ図〜第８図を参照して、本発明の各種実施例
について説明するが、本発明は、これら実施例に限定さ
れるものではない。なお、第１図、第４図〜第８図にお
いては、説明の都合上、その形状の相違にかかわらず、
機能上、対応する部分には同一符号を付している． 策ユ』υ１艷 第１図は本発明の第１実施例の要部を示す平面図、第２
図は第１図のｎ−ｎ’線に沿った断端面図である。

第１図において、１１はチップ辺、ｌ２は信号線、１３
は信号パッド、ｌ４は導電膜（バンプ）であり、信号線
１２は、第２図に示すように、シリコン基板１５上に絶
縁Ｍ１６を介して形成されている．また、信号パッドｌ
３は、信号線１２を被覆するように設けられた絶縁膜１
７に形成された開口１８を介して信号線１２上に積層さ
れている．また、導電膜１４は信号バッド１３を被覆す
るように設けられた絶縁膜１９に形成された開口２０を
介して信号パッド１３上に積層されている． また、第１図において、２１は電源線、２２は電源パッ
ド、２３は導電膜（バンプ）であり、電源線２１は、第
２図に示すように、絶縁膜１７上に形成され、信号線１
２との短絡が生じないようにされている．そこで、本実
施例においては、電源線２１は、信号バッド１３に挟ま
れる部分を幅狭に、信号パッド１３よりも素子形成面上
、内側部分を幅広に形成されている．そして、電源バッ
ド２２は、信号パッド１３よりも素子形成面上、内側に
長くなるように、即ち、電源線２１上、幅狭部２１Ａか
ら幅広部２１Ｂにかけて設けられている．また、導電膜
２３は、第２図に示すように、絶縁膜１９に形成された
開口２４を介して電源パッド２２上に積層されている．
なお、信号線１２，信号バッド１３及び電源線２１は例
えばアルミニウムで形成され、導電膜１４及び２３は例
えばパラジウム上に半田を積層して形成される。

かかる第１実施例においては、電流は、導電膜２３、電
源バッド２２のうち、電源線２１の幅広部２１Ｂに設け
られている部分２２Ｂを経由して、電源線２１の幅広部
２１Ｂに流れ込むことになる．矢印Ｂ１、Ｂ．　、Ｂ３
は電源線２１における電流の流れの方向を示している． かかる第１実施例によれば、電源線２１において電流密
度が高くなる部分がないので、その集積度を高め、パッ
ドの間隔を狭くしても、電源バッド２２の数を増やすこ
となく、電源＆！２１の電流密度を低く抑え、もって、
信号パッドｌ３の数を増加できるとともに、エレクトロ
マイグレーションによる電源線２ｌの断線を回避するこ
とができる．ちなみに，第３図はパッドの間隔と電源バ
ッド２２に流すことができる電流との関係を示す図であ
り、図中、実線Ｖが第１実施例による場合の一例、実線
Ｗが従来例による場合の一例を示している．なお、第４
図は比較例の半導体集積回路装置を示す平面図であるが
、この比較例のように、電源パッド２２を短くし、信号
パッドｌ３の長さと同一にする場合には、電源線２１の
幅狭部２１Ａの電流密度が高くなり、この幅狭部２１Ａ
においてエレクトロマイグレーションによる断線が発生
してしまうおそれがある．なお、図中、Ｃは電流の流れ
の方向を示している． 策ユ』Ｕ動艷 第５図は本発明の第２実施例の要部を示す平面図であっ
て、この第２実施例は、導電膜１４を素子形成面上、内
側方向に長く形成して、導電膜２３の長さと同一にし、
その他については、第ｌ実施例と同様に構成したもので
ある． かかる第２実施例においても、第１実施例と同様の作用
効果を得ることができる． 策ユ』０幻４ 第６図は本発明の第３実施例の要部を示す平面図であっ
て、この第３実施例は、電源線２１に幅狭部２１Ａを設
けず、電源パッド２２も信号パッド１３よりも素子形成
面上、内側の部分にのみ設け、その他については、第１
実施例と同様に構戒したものである． かかる第３実施例においても、第１実施例と同様の作用
効果を得ることができる． 星ｆｆｌ廻一 第７図は本発明の第４実施例の要部を示す平面図であっ
て、この第４実施例は、導電ｗＡ１４の長さを内側方向
に長く形威して導電膜２３の長さと同一にし、その他に
ついては、第３実施例と同様に楕成したものである。

かかる第４実施例においても、第１実施例と同様の作用
効果を得ることができる。

策５』○む覧 第８図は本発明の第５実施例の要部を示す平面図であっ
て、この第５実施例は、導電ｗＡ２３を電源バッド２２
上にのみ形成し、その他については、第３実施例と同様
にＩＩＪ戒したものである．かかる第５実施例において
も、第１実施例と同様の作用効果を得ることができる。

土シソ４ なお、第３実施例ないし第５実施例においては、第１実
施例及び第２実施例の場合と異なり導電膜１４．２３は
必ずしも必要ではなく、これがない場合であっても、上
述同様の作用効果を得ることができる． ［発明の効果］ 以上のように、本発明によれば、電源線は絶縁層を介し
て信号線よりも上層に形成されるので、電源線のうち、
信号パッドよりも内側の部分は、その幅を広く形成する
ことができるとともに、第１の発明においては、電源パ
ッドを信号パッドよりも素子形成面上、内側方向に長く
なるように設けるとともに、電源パッド上に導電膜を形
成することにより、また、第２の発明においては、電源
パッドを信号パッドよりも素子形成面上、内側に設ける
ことにより、それぞれ電源線に電流密度が高くなる部分
が生じないようにしているので、その集積度を高め、パ
ッドの間隔を狭くしても、電源パッドの数を増加するこ
となく、電源線の電流密度を低く抑え、もって、信号パ
ッドの数を増加できるとともに、エレクトロマイグレー
ションによる電源線の断線を回避することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の第１実施例の要
部を示す平面図、 第２図は第１図のｎ−ｎ’線に沿った断端面図、第３図
はパッドの間隔と電源パッドに流すことができる電流と
の関係を示す図、 第４図は比較例の半導体集積回路装置の要部を示す平面
図、 第５図は本発明の第２実施例の要部を示す平面図、 第６図は本発明の第３実施例の要部を示す平面図、 第７図は本発明の第４実施例の要部を示す平面図、 第８図は本発明の第５実施例の要部を示す平面図、 第９図は従来例の半導体集積回路装置の要部を示す平面
図、 第１０図は第９図のＸ−Ｘ’線に沿った断端面図、第１
１図は集積度と電源パッドの比率との関係の一例を示す
図、 第１２図はパッドの間隔とパッド数との関係の一例を示
す図である． １２・・・信号線 １３・・・信号パッ ２１・・・電源線 ２２・・・電源バッ ２３・・・導電膜 ド ド 第ｌ実施例の要部 第１図 第ＩＩ２Ｉの■ ■　線に沿った断端面図 句琴　０　坏７ 電源パッドに パッドのｄ隔 第３図 比較例の要部 第２実施例の要部 第５図 第３実施例の要部 第６図 第４実施例の要部 第７図 第５実施例の要部 第８図 従来例の要部 第９図 第９図のＸ−Ｘ 線に沿った断端面図 第■０図 電源バノドの比率 バンド数 バノドの間隔

Claims (1)

1. 【特許請求の範囲】 １、素子形成面周辺部に電源パッド及び信号パッドを配
   列してなる半導体集積回路装置において、前記素子形成
   面周辺部においては、電源線は信号線よりも上層に形成
   され、また、前記電源パッドは前記信号パッドよりも前
   記素子形成面上、内側方向に長くなるように設けられ、
   更に、前記電源パッド上には導電膜が積層されているこ
   とを特徴とする半導体集積回路装置。 ２、素子形成面周辺部に電源パッド及び信号パッドを配
   列してなる半導体集積回路装置において、前記素子形成
   面周辺部においては、電源線は信号線よりも上層に形成
   され、また、前記電源パッドは前記信号パッドよりも前
   記素子形成面上、内側に設けられていることを特徴とす
   る半導体集積回路装置。