JPS6046040A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6046040A JPS6046040A JP58154551A JP15455183A JPS6046040A JP S6046040 A JPS6046040 A JP S6046040A JP 58154551 A JP58154551 A JP 58154551A JP 15455183 A JP15455183 A JP 15455183A JP S6046040 A JPS6046040 A JP S6046040A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- lead
- pellet
- conductor layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野
本発明の半導体装置の構造に関する。
（２） 従来技術の説明
従来半導体素子（ベレット）とケース等との接続形式に
おいてＴＡＢ（ＴＡＰＥ ＡＵＴＯ−ＭＡＴＥＤＢＯＮ
ＤＩＮＧ）形式はワイヤーボンディングに比較して、多
ピン化に対応出来、又組立後の高さも低いという利点も
あって多方面で利用されている。しかし半導体集積回路
の高集積化、高密度化が進むにつれて、入出力ピン数も
増加し。
おいてＴＡＢ（ＴＡＰＥ ＡＵＴＯ−ＭＡＴＥＤＢＯＮ
ＤＩＮＧ）形式はワイヤーボンディングに比較して、多
ピン化に対応出来、又組立後の高さも低いという利点も
あって多方面で利用されている。しかし半導体集積回路
の高集積化、高密度化が進むにつれて、入出力ピン数も
増加し。
電極パッドの数も大巾に増加し、電極パッド間の間隔が
せばまると、電気的に短絡する恐れが出てくる。又、第
１図に示すように電極パッド１０２をあまシ小さくする
と、ＴＡＢのリード電極１０３も小さくせねばならず、
加工上、接続技術上の精度からある一定の限界があシ、
同一のチップ面積ではそれ以上の多ピン化は困難であり
、半導体素子１０１のチップ面積を太きくしなければな
らないという欠点があった。
せばまると、電気的に短絡する恐れが出てくる。又、第
１図に示すように電極パッド１０２をあまシ小さくする
と、ＴＡＢのリード電極１０３も小さくせねばならず、
加工上、接続技術上の精度からある一定の限界があシ、
同一のチップ面積ではそれ以上の多ピン化は困難であり
、半導体素子１０１のチップ面積を太きくしなければな
らないという欠点があった。
（３）発明の目的
本発明の目的は上述の欠点を除去した半導体装置を提供
することにある。
することにある。
（４） 発明の構成
本発明の特徴は、半導体素子を載置する為のフィルムの
開孔部に突出した多層構造を有するリード電極と、半導
体素子上に設けられておシ多重に並らんでいる電極パッ
ドとが接続されていることを含み、父上記多層構造を有
するリード電極が半導体素子上に設けられておシ多重に
並らんでいる電極パッドと接続されていることを含んで
構成される半導体装置にある。
開孔部に突出した多層構造を有するリード電極と、半導
体素子上に設けられておシ多重に並らんでいる電極パッ
ドとが接続されていることを含み、父上記多層構造を有
するリード電極が半導体素子上に設けられておシ多重に
並らんでいる電極パッドと接続されていることを含んで
構成される半導体装置にある。
（５）実施例
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
まずｗＳｚ図および第３図を参照すると２本発明の第一
の実施例は半導体（ベレッ））２０１゜３０１、半導体
素子上の電極パッド、２０２，３０２゜ＴＡＢのフィル
ムの開孔部に突出した２層のリード電極２０３，３０３
．リード電極の第１導体層３０５、ＩＪ−ド電極の第２
導体層３０７．リード電極の層間絶縁膜３０６．ＩＪ−
ド電極の眉間絶縁膜中のマルーホール２０４，３０４を
含む。
の実施例は半導体（ベレッ））２０１゜３０１、半導体
素子上の電極パッド、２０２，３０２゜ＴＡＢのフィル
ムの開孔部に突出した２層のリード電極２０３，３０３
．リード電極の第１導体層３０５、ＩＪ−ド電極の第２
導体層３０７．リード電極の層間絶縁膜３０６．ＩＪ−
ド電極の眉間絶縁膜中のマルーホール２０４，３０４を
含む。
次にこの第一の実施例を第２図、第３図を参照して説明
する。まず第３図に示すように半導体素子（ペレッ））
３０１．上に設けられた電極パッド３０２と２鳩のリー
ド電極３０３とが接続されている。リード電極の第１導
体層３０５はペレットの端面３０９側の電極パッド３０
２ａと接続されておシ、リード電極の第２導体層３０７
はペレットの素子領域の中央側の電極ノくラド３０２ｂ
と接続されでいる。このようＫして１本のリード電極３
０２が半導体素子上の２つの電極パッド３０２ａ、３０
２ｂと接続されており第２図に示す様に半導体素子（ベ
レツ） ）２０１の大きさほど大きくせずに高集積化、
高密度化された素子の多ビン化に対応出来る半導体装置
を得ることが出来る。
する。まず第３図に示すように半導体素子（ペレッ））
３０１．上に設けられた電極パッド３０２と２鳩のリー
ド電極３０３とが接続されている。リード電極の第１導
体層３０５はペレットの端面３０９側の電極パッド３０
２ａと接続されておシ、リード電極の第２導体層３０７
はペレットの素子領域の中央側の電極ノくラド３０２ｂ
と接続されでいる。このようＫして１本のリード電極３
０２が半導体素子上の２つの電極パッド３０２ａ、３０
２ｂと接続されており第２図に示す様に半導体素子（ベ
レツ） ）２０１の大きさほど大きくせずに高集積化、
高密度化された素子の多ビン化に対応出来る半導体装置
を得ることが出来る。
第４図および第５図を参照すると半導体（ペレット）４
０１，５０１．半導体素子上の電極パッド４０２，５０
２ ＴＡＢのフィルムの開孔部に突出した３層のリード
電極４０３，５０３．リード電極０＠″Ｎ４＃Ｎ ｓ
０５・９−“１６０”′１−１５０７、ＩＪ−ド電極の
第３導体層５１０．’）−ド電極の層間絶縁膜５０６
リード電極の眉間絶縁膜中のスルーホー＃４０４ａ、４
０４ｂ、５０４ａ、５０４ｂを含む。
０１，５０１．半導体素子上の電極パッド４０２，５０
２ ＴＡＢのフィルムの開孔部に突出した３層のリード
電極４０３，５０３．リード電極０＠″Ｎ４＃Ｎ ｓ
０５・９−“１６０”′１−１５０７、ＩＪ−ド電極の
第３導体層５１０．’）−ド電極の層間絶縁膜５０６
リード電極の眉間絶縁膜中のスルーホー＃４０４ａ、４
０４ｂ、５０４ａ、５０４ｂを含む。
次にこの第二の実施例を第４図、第５図を参照して説明
する。まず第５図に示すように半導体素子（ペレッ））
５０１上に設けられた電極パッド５０２と３層のリード
電極５０３が接続されている。第一の実施例のリード電
極３０２が２層であったのに対し、第二の実施例では３
層と２【っておシ、第４図に示す様に、さらに高集積化
、多ピン化した半導体素子４０１に適用した例である。
する。まず第５図に示すように半導体素子（ペレッ））
５０１上に設けられた電極パッド５０２と３層のリード
電極５０３が接続されている。第一の実施例のリード電
極３０２が２層であったのに対し、第二の実施例では３
層と２【っておシ、第４図に示す様に、さらに高集積化
、多ピン化した半導体素子４０１に適用した例である。
第６図を参照すると、本発明の第三の実施例は半導体（
ペレツ））６０１．半導体素子上の高さの異なる電極パ
ッド６０２．３層のリード電極６０３、リード電極の第
１導体層６０５．！Ｊ−ド電極の第２導体層６０７．Ｉ
Ｊ−ド電極の第３導体層６１０、ＩＪ−ド電極の層間絶
縁膜６０６．を含む。
ペレツ））６０１．半導体素子上の高さの異なる電極パ
ッド６０２．３層のリード電極６０３、リード電極の第
１導体層６０５．！Ｊ−ド電極の第２導体層６０７．Ｉ
Ｊ−ド電極の第３導体層６１０、ＩＪ−ド電極の層間絶
縁膜６０６．を含む。
次にこの第三の実施例を第６図を参照して説明する。ま
ず第６図に示すように半導体素子の異なる電極パ′ツド
６０２ａ、６０２ｂ、６０２ＣとＴＡＢのフィルムの開
孔部に突出した３層のリード電極６０３とが接続されて
いる。リード電極の第１導体層６０５はペレットの端面
６０９側の一番高さの低い電極パッド６０２ａと接続さ
れ。
ず第６図に示すように半導体素子の異なる電極パ′ツド
６０２ａ、６０２ｂ、６０２ＣとＴＡＢのフィルムの開
孔部に突出した３層のリード電極６０３とが接続されて
いる。リード電極の第１導体層６０５はペレットの端面
６０９側の一番高さの低い電極パッド６０２ａと接続さ
れ。
リード電極の第２導体層６０７は二番目の高さの電極パ
ッド６０２ｂと接続されておシ、リード電極の第３導体
層６１０は一番高さの高い電極パッド６０２Ｃと接続さ
れている。このようにしてペレットサイズがさほど大き
くない多くの入力出ピンをもつ半導体装置を得ることが
出来る。
ッド６０２ｂと接続されておシ、リード電極の第３導体
層６１０は一番高さの高い電極パッド６０２Ｃと接続さ
れている。このようにしてペレットサイズがさほど大き
くない多くの入力出ピンをもつ半導体装置を得ることが
出来る。
（６）発明の効果
本発明は以上説明したように半導体素子と電極リードと
の接続の際に、１本の電極リードに対し半導体素子上の
電極パッドな複数個接続することＫよシ、多数のビンＺ
もつ萬密度の半導体素子の接続バッド領域を減少するこ
とが出来るという効果がある。
の接続の際に、１本の電極リードに対し半導体素子上の
電極パッドな複数個接続することＫよシ、多数のビンＺ
もつ萬密度の半導体素子の接続バッド領域を減少するこ
とが出来るという効果がある。
第１図は従来技術を用いた半導体装置を示す平面図、第
２図は本発明の第一の実施例を示す平面図、第３図は本
発明の第一の実施例を示す断面図。
２図は本発明の第一の実施例を示す平面図、第３図は本
発明の第一の実施例を示す断面図。
第４図は不発明の第二の実１１例を示す平面図、第５図
は本発明の第二の実施例を示す断面図、第６図は本発明
の第三の実施例を示す断面図である。
は本発明の第二の実施例を示す断面図、第６図は本発明
の第三の実施例を示す断面図である。
同２図において、１０１，２０１，３０１，４０１，５
０１゜６０１・・・・・・半導体素子（ペレッ） ）
Ｉ １０２，２０２１３０２ 、４０２ 、５０２ 、
６０２・・・・・・電極バッド、１０３゜２０３．４０
３，５０３．６１３３・・・・・・リード電極、２０４
゜３０４．４０４ａ、４０４ｂ、５０４ａ、５０４ｂ
−・−・−・多層の電極の層間絶縁脱甲のスルーポール
＋ ３０５ ＋ ５０５＋６０５ ・・・・・・リード
電極の第１導体層、３０６，５０６゜６０６ ・・・・
・・多層リード電極の層間絶縁膜、３０７゜５０７．６
０７・・・・・・リード電極の第２導体層、３０８゜４
０８．５０８，６０８・・・・・・半導体素子の素子領
域。
０１゜６０１・・・・・・半導体素子（ペレッ） ）
Ｉ １０２，２０２１３０２ 、４０２ 、５０２ 、
６０２・・・・・・電極バッド、１０３゜２０３．４０
３，５０３．６１３３・・・・・・リード電極、２０４
゜３０４．４０４ａ、４０４ｂ、５０４ａ、５０４ｂ
−・−・−・多層の電極の層間絶縁脱甲のスルーポール
＋ ３０５ ＋ ５０５＋６０５ ・・・・・・リード
電極の第１導体層、３０６，５０６゜６０６ ・・・・
・・多層リード電極の層間絶縁膜、３０７゜５０７．６
０７・・・・・・リード電極の第２導体層、３０８゜４
０８．５０８，６０８・・・・・・半導体素子の素子領
域。
３０９．４０９，５０９．６０９・・・・・・半導体素
子（ペレット）の端面、５１０．６１０・・・・・・リ
ード電極の第３導体層、である。
子（ペレット）の端面、５１０．６１０・・・・・・リ
ード電極の第３導体層、である。
２７図
萬？図
ｚ ３ ス
ｚ ４ 図
６４り
Ｚ Ｓ 図
Claims (2)
- （１）絶縁性フィルムの中央に開孔部が設けられ、該開
孔部に突出した多層構造を有するリード電極と、前記半
導体素子上に設けられ多重に並んだ電極パッドとが接続
されていることを特徴とする半導体装置。 - （２）多＊に並んでいる電極パッドの各々の高さが異な
ることを特徴とする特許請求の範囲第（１）項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154551A JPS6046040A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154551A JPS6046040A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6046040A true JPS6046040A (ja) | 1985-03-12 |
Family
ID=15586719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154551A Pending JPS6046040A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046040A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226046U (ja) * | 1985-07-30 | 1987-02-17 | ||
| JPS62226637A (ja) * | 1986-03-28 | 1987-10-05 | Nec Corp | 半導体装置用テ−プキヤリア |
| JPS6377127A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6414934A (en) * | 1987-07-09 | 1989-01-19 | Toshiba Corp | Semiconductor integrated circuit device and film carrier tape |
| JPH01241140A (ja) * | 1988-03-14 | 1989-09-26 | Internatl Business Mach Corp <Ibm> | テープ・ボンデイング・パツケージ |
| JPH02235351A (ja) * | 1989-01-30 | 1990-09-18 | Internatl Business Mach Corp <Ibm> | 半導体チップの組立体 |
| JPH0397238A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
| JPH0397241A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
| WO1992000603A1 (fr) * | 1990-06-26 | 1992-01-09 | Seiko Epson Corporation | Composant a semi-conducteur et son procede de fabrication |
| JPH04277639A (ja) * | 1991-02-11 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | 電子部品の実装構造 |
| JPH0677294A (ja) * | 1992-07-13 | 1994-03-18 | Samsung Electron Co Ltd | 積層形リードを持つ半導体パッケージ及びそのボンディング方法 |
| JPH06120285A (ja) * | 1992-03-04 | 1994-04-28 | Internatl Business Mach Corp <Ibm> | 集積回路デバイスの入力／出力ポイント再構成装置及び方法、並びに入力／出力ポイントを再構成するためのエレメント形成方法 |
| JP2005079581A (ja) * | 2003-09-03 | 2005-03-24 | Samsung Electronics Co Ltd | テープ基板、及びテープ基板を用いた半導体チップパッケージ、及び半導体チップパッケージを用いたｌｃｄ装置 |
-
1983
- 1983-08-24 JP JP58154551A patent/JPS6046040A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226046U (ja) * | 1985-07-30 | 1987-02-17 | ||
| JPS62226637A (ja) * | 1986-03-28 | 1987-10-05 | Nec Corp | 半導体装置用テ−プキヤリア |
| JPS6377127A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6414934A (en) * | 1987-07-09 | 1989-01-19 | Toshiba Corp | Semiconductor integrated circuit device and film carrier tape |
| JPH01241140A (ja) * | 1988-03-14 | 1989-09-26 | Internatl Business Mach Corp <Ibm> | テープ・ボンデイング・パツケージ |
| JPH02235351A (ja) * | 1989-01-30 | 1990-09-18 | Internatl Business Mach Corp <Ibm> | 半導体チップの組立体 |
| JPH0397238A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
| JPH0397241A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
| WO1992000603A1 (fr) * | 1990-06-26 | 1992-01-09 | Seiko Epson Corporation | Composant a semi-conducteur et son procede de fabrication |
| US5313367A (en) * | 1990-06-26 | 1994-05-17 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection structure |
| JPH04277639A (ja) * | 1991-02-11 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | 電子部品の実装構造 |
| JPH06120285A (ja) * | 1992-03-04 | 1994-04-28 | Internatl Business Mach Corp <Ibm> | 集積回路デバイスの入力／出力ポイント再構成装置及び方法、並びに入力／出力ポイントを再構成するためのエレメント形成方法 |
| JPH0677294A (ja) * | 1992-07-13 | 1994-03-18 | Samsung Electron Co Ltd | 積層形リードを持つ半導体パッケージ及びそのボンディング方法 |
| JP2005079581A (ja) * | 2003-09-03 | 2005-03-24 | Samsung Electronics Co Ltd | テープ基板、及びテープ基板を用いた半導体チップパッケージ、及び半導体チップパッケージを用いたｌｃｄ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62126661A (ja) | 混成集積回路装置 | |
| JPS6046040A (ja) | 半導体装置 | |
| JPH0290651A (ja) | 半導体集積回路 | |
| JPH02230749A (ja) | 半導体チップ及び該チップを用いた半導体装置 | |
| JPH01137660A (ja) | 半導体装置 | |
| JP2606631B2 (ja) | マスタースライス型半導体集積回路装置 | |
| JPH01185943A (ja) | 半導体集積回路装置 | |
| JPS59139660A (ja) | 半導体装置 | |
| JP2002270723A (ja) | 半導体装置、半導体チップおよび実装基板 | |
| JP3016049B2 (ja) | 半導体装置 | |
| JPS60200559A (ja) | メモリモジュール | |
| JPS6132560A (ja) | 半導体装置 | |
| JPH04242939A (ja) | 半導体装置の実装構造およびその製造方法 | |
| JPS5914654A (ja) | 半導体装置 | |
| JPS6240752A (ja) | 半導体装置 | |
| JPH0124933Y2 (ja) | ||
| JPH06350025A (ja) | 半導体装置 | |
| JPS59161893A (ja) | 電子部品の搭載方式 | |
| JPH04350961A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS5835952A (ja) | 半導体集積回路装置 | |
| JPH0380548A (ja) | 半導体装置 | |
| JPS6225518B2 (ja) | ||
| JPH0327563A (ja) | 半導体装置 | |
| JPH0430441A (ja) | 半導体装置 | |
| JPH02125653A (ja) | 混成集積回路装置 |