JPH0353773B2 - - Google Patents
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- Publication number
- JPH0353773B2 JPH0353773B2 JP56169531A JP16953181A JPH0353773B2 JP H0353773 B2 JPH0353773 B2 JP H0353773B2 JP 56169531 A JP56169531 A JP 56169531A JP 16953181 A JP16953181 A JP 16953181A JP H0353773 B2 JPH0353773 B2 JP H0353773B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- substrate
- insulating film
- source
- active region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
本発明は半導体装置の製造方法に係り、特に化
合物半導体よりなるFETの製造方法の改良に関
する。 GaAsよりなるFETは従前においては第１図に
示す構造が用いられていた。即ちクローム（Cr）
がドープされたGaAsよりなる半絶縁性基板１上
に、シリコン（Si）がドープされたｎ型GaAsよ
りなる能動層２をメサ状に形成し、その上にアル
ミニウム（Al）、或いはチタン（Ti）−白金（Pt）
−金（Au）を順次積層したゲート電極３と、
金・ゲルマニウム合金（AuGe）−金（Au）を積
層したソース及びドレイン電極４，４′を形成す
る。これらゲート電極３及びソース、ドレイン電
極４，４′はいずれも能動層２上より半絶縁性基
板１上に導出され、配線或いは引き出し電極を形
成する。 上記ゲート電極３におけるAl或いはTiはGaAs
基板とシヨツトキ接触を形成し、またソース、ド
レイン電極４におけるAuGeはｎ型GaAs基板に
対するオーミツク接触材料である。従つて両者と
も上述のように半絶縁性基板１表面に導出して配
設しても何ら問題はないと目されていた。 しかし実際には上記構造では半絶縁性基板への
電子或いは正孔の注入による電気的特性の不安定
化現象（基板バイアス効果）を生じ、半導体装置
の電気的特性に悪影響を及ぼす。 そこでこの問題を解消するため第２図に示す構
造が既に提唱されている。この構造はソース及び
ドレイン電極を、コンタクト電極５，５′と引き
出し配線６，６′とに分割形成したものである。
即ちコンタクト電極５，５′は能動層２上にのみ
形成され、引き出し配線６，６′は上記コンタク
ト電極５，５′上に開口を有する絶縁膜７上に選
択的に形成されて、上記開口内においてそれぞれ
コンタクト電極５，５′と接続する。 かかる構造とすることにより前述の基板バイア
ス効果の発生は防止されたが、反面コンタクト電
極５，５′及び絶縁膜７に開口を形成する際の双
方に対して位置合わせ余裕を設けなければなら
ず、そのため素子の微細化、高密度化が困難であ
る。なおかかる問題はソース、ドレイン電極に限
らず、例えば半絶縁性基板表面に形成された抵抗
体の電極等、オーミツク接触を形成するすべての
電極
合物半導体よりなるFETの製造方法の改良に関
する。 GaAsよりなるFETは従前においては第１図に
示す構造が用いられていた。即ちクローム（Cr）
がドープされたGaAsよりなる半絶縁性基板１上
に、シリコン（Si）がドープされたｎ型GaAsよ
りなる能動層２をメサ状に形成し、その上にアル
ミニウム（Al）、或いはチタン（Ti）−白金（Pt）
−金（Au）を順次積層したゲート電極３と、
金・ゲルマニウム合金（AuGe）−金（Au）を積
層したソース及びドレイン電極４，４′を形成す
る。これらゲート電極３及びソース、ドレイン電
極４，４′はいずれも能動層２上より半絶縁性基
板１上に導出され、配線或いは引き出し電極を形
成する。 上記ゲート電極３におけるAl或いはTiはGaAs
基板とシヨツトキ接触を形成し、またソース、ド
レイン電極４におけるAuGeはｎ型GaAs基板に
対するオーミツク接触材料である。従つて両者と
も上述のように半絶縁性基板１表面に導出して配
設しても何ら問題はないと目されていた。 しかし実際には上記構造では半絶縁性基板への
電子或いは正孔の注入による電気的特性の不安定
化現象（基板バイアス効果）を生じ、半導体装置
の電気的特性に悪影響を及ぼす。 そこでこの問題を解消するため第２図に示す構
造が既に提唱されている。この構造はソース及び
ドレイン電極を、コンタクト電極５，５′と引き
出し配線６，６′とに分割形成したものである。
即ちコンタクト電極５，５′は能動層２上にのみ
形成され、引き出し配線６，６′は上記コンタク
ト電極５，５′上に開口を有する絶縁膜７上に選
択的に形成されて、上記開口内においてそれぞれ
コンタクト電極５，５′と接続する。 かかる構造とすることにより前述の基板バイア
ス効果の発生は防止されたが、反面コンタクト電
極５，５′及び絶縁膜７に開口を形成する際の双
方に対して位置合わせ余裕を設けなければなら
ず、そのため素子の微細化、高密度化が困難であ
る。なおかかる問題はソース、ドレイン電極に限
らず、例えば半絶縁性基板表面に形成された抵抗
体の電極等、オーミツク接触を形成するすべての
電極
【以下これらをオーミツク電極と総称する】
において生じる。 本発明の目的は上記難点を解消して微細化し得
る化合物半導体によりなるFETの改良された構
造を提供することにあり、この目的は本発明にお
いて、オーミツク電極を能動層上に設けられた絶
縁膜の開口内より前記絶縁膜上に導出し、絶縁性
若しくは半絶縁性基板には非接触となるように構
成することにより達成される。 以下本発明の一実施例を第３図の要部断面図に
より説明する。 第３図ａに示すように、GaAsよりなる半絶縁
性基板１上に化学気相成長法（CVD）法により
二酸化シリコン（SiO2）膜１１を凡そ4000
において生じる。 本発明の目的は上記難点を解消して微細化し得
る化合物半導体によりなるFETの改良された構
造を提供することにあり、この目的は本発明にお
いて、オーミツク電極を能動層上に設けられた絶
縁膜の開口内より前記絶縁膜上に導出し、絶縁性
若しくは半絶縁性基板には非接触となるように構
成することにより達成される。 以下本発明の一実施例を第３図の要部断面図に
より説明する。 第３図ａに示すように、GaAsよりなる半絶縁
性基板１上に化学気相成長法（CVD）法により
二酸化シリコン（SiO2）膜１１を凡そ4000
【Å】
の厚さに形成し、次にこれを選択的に除去して開
口１２を設け、該開口１２部にイオン注入法によ
りシリコン（Si）を注入し、約850
の厚さに形成し、次にこれを選択的に除去して開
口１２を設け、該開口１２部にイオン注入法によ
りシリコン（Si）を注入し、約850
【℃】の温度で
凡そ15
凡そ15
【分】アニールを施こして、ドーズ量約１
×1012
×1012
【cm-2】、平均斜影飛程が約500
【Å】のｎ型
の能動層２を形成する。なお１０は上述の如く形
成された素子基板を示す。 次いで上記SiO2膜１１を一旦除去し、同図ｂ
に示すように再び厚さ約6000
の能動層２を形成する。なお１０は上述の如く形
成された素子基板を示す。 次いで上記SiO2膜１１を一旦除去し、同図ｂ
に示すように再び厚さ約6000
【Å】のSiO2膜１３
を形成し、これを選択的に除去して開口１２とほ
ぼ同じ位置に開口１４を設ける。次いでスパツタ
法およびリアクテイブオンエツチ法等を用いて上
記開口１４内にTiWとSiの混合金属よりなるゲ
ート電極１５を形成する。なおTiW−Siよりな
るゲート電極１５はGaAsとはシヨツトキ接触を
形成するので、図示はしていないが能動層２の外
即ち半絶縁性基板１表面に延長導出しても差支え
ない。 次いで上記SiO2膜１３及びゲート電極１５を
マスクとして能動層２の表面を露呈せる部分にイ
オン注入法によりSiを注入し、n+領域１６，１
６′を形成する。n+型領域１６，１６′のドーズ
量は約1.7×1013
を形成し、これを選択的に除去して開口１２とほ
ぼ同じ位置に開口１４を設ける。次いでスパツタ
法およびリアクテイブオンエツチ法等を用いて上
記開口１４内にTiWとSiの混合金属よりなるゲ
ート電極１５を形成する。なおTiW−Siよりな
るゲート電極１５はGaAsとはシヨツトキ接触を
形成するので、図示はしていないが能動層２の外
即ち半絶縁性基板１表面に延長導出しても差支え
ない。 次いで上記SiO2膜１３及びゲート電極１５を
マスクとして能動層２の表面を露呈せる部分にイ
オン注入法によりSiを注入し、n+領域１６，１
６′を形成する。n+型領域１６，１６′のドーズ
量は約1.7×1013
【cm-2】、平均斜影飛程は約1500
【Å】とする。
上記n+型領域１６，１６′はソース及びドレイ
ン領域であつて、上述の製造工程によれば、ゲー
ト電極１５と自己整合して形成される。なおここ
までの工程は従来と変る所はない。 次いで上記SiO2膜１３を除去し、同図ｃに示
すように素子基板１０上にSiO2膜１７を約4000
ン領域であつて、上述の製造工程によれば、ゲー
ト電極１５と自己整合して形成される。なおここ
までの工程は従来と変る所はない。 次いで上記SiO2膜１３を除去し、同図ｃに示
すように素子基板１０上にSiO2膜１７を約4000
【Å】の厚さに形成する。
次いで同図ｄに示すように上記SiO2膜１７を
選択的に除去して、ソース及びドレイン領域１
６，１６′上に開口１８，１８′を設ける。 次いで蒸着法及びイオンミリング法等により、
凡そ200
選択的に除去して、ソース及びドレイン領域１
６，１６′上に開口１８，１８′を設ける。 次いで蒸着法及びイオンミリング法等により、
凡そ200
【Å】の厚さのAuGe合金層とその上に約
3000
3000
【Å】の厚さのAu層を選択的被着せしめ、約
450
450
【℃】の温度で加熱処理を施こすことにより、
上記開口１８，１８′内に露呈せるソース及びド
レイン電極１６，１６′とオーミツク接触をなし、
且つSiO2膜１７上に導出されソース及びドレイ
ン電極１９，１９′を形成する。 以上により得られた本発明に係る半導体装置
は、従来装置
上記開口１８，１８′内に露呈せるソース及びド
レイン電極１６，１６′とオーミツク接触をなし、
且つSiO2膜１７上に導出されソース及びドレイ
ン電極１９，１９′を形成する。 以上により得られた本発明に係る半導体装置
は、従来装置
【第２図参照】におけるコンタクト
電極５，５′と引き出し配線６，６′とからなるオ
ーミツク電極から、コンタクト電極５，５′を取
り除き引き出し配線６，６′にコンタクト電極を
兼ねさせるようにしたものである。 かかる構造とすることにより本発明の半導体装
置はコンタクト電極５，５′を形成するための位
置合わせ余裕が不要となり、素子が微細化され
る。例えば、ゲート電極１５、開口１８，１８′
の寸法をそれぞれ２
電極５，５′と引き出し配線６，６′とからなるオ
ーミツク電極から、コンタクト電極５，５′を取
り除き引き出し配線６，６′にコンタクト電極を
兼ねさせるようにしたものである。 かかる構造とすることにより本発明の半導体装
置はコンタクト電極５，５′を形成するための位
置合わせ余裕が不要となり、素子が微細化され
る。例えば、ゲート電極１５、開口１８，１８′
の寸法をそれぞれ２
【μｍ】、または位置合わせ余
裕も各２
裕も各２
【μｍ】とした場合、能動層の幅は従来
装置においては26
装置においては26
【μｍ】必要であつたのが、本
実施例では18
実施例では18
【μｍ】となり、70
【％】弱に削減さ
れる。 また本発明によると、ゲート電極１５を絶縁膜
１７が覆つており、ソース、ドレイン領域の引き
出し電極１９，１９′はその絶縁膜１７上に位置
する様に形成されているため、ゲート電極１５を
マスクとしたセルフラインプロセスにおいて問題
となるソース、ドレイン領域の引き出し電極と、
ゲート電極との絶縁を良好に取ることができ、ソ
ース、ドレイン領域の引き出し電極間にゲート電
極と接触しないための位置合わせ余裕をとる必要
がなくなるため、微細の半導体装置を歩留り良く
形成することができる。 以上説明した如く本発明によれば半導体装置の
パターンを微細化することが可能となり、従つて
化合物半導体集積回路装置を微細化、高密度化し
得る。
れる。 また本発明によると、ゲート電極１５を絶縁膜
１７が覆つており、ソース、ドレイン領域の引き
出し電極１９，１９′はその絶縁膜１７上に位置
する様に形成されているため、ゲート電極１５を
マスクとしたセルフラインプロセスにおいて問題
となるソース、ドレイン領域の引き出し電極と、
ゲート電極との絶縁を良好に取ることができ、ソ
ース、ドレイン領域の引き出し電極間にゲート電
極と接触しないための位置合わせ余裕をとる必要
がなくなるため、微細の半導体装置を歩留り良く
形成することができる。 以上説明した如く本発明によれば半導体装置の
パターンを微細化することが可能となり、従つて
化合物半導体集積回路装置を微細化、高密度化し
得る。
第１図及び第２図は従来の半導体装置を説明す
るための要部断面図、第３図は本発明の一実施例
を示す要部断面図である。 図において、１は絶縁性基板または半絶縁性基
板、２は能動層、１５はゲート電極、１６，１
６′はソース及びドレイン領域、１７は絶縁膜、
１８，１８′は開口、１９，１９′はオーミツク電
極を示す。
るための要部断面図、第３図は本発明の一実施例
を示す要部断面図である。 図において、１は絶縁性基板または半絶縁性基
板、２は能動層、１５はゲート電極、１６，１
６′はソース及びドレイン領域、１７は絶縁膜、
１８，１８′は開口、１９，１９′はオーミツク電
極を示す。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板もしくは、半絶縁性基板表面に選
択的に不純物を導入して能動領域を形成する工程
と、 該能動領域上に該能動領域とシヨツトキ接触す
るゲート電極を形成する工程と、 該ゲート電極をマスクとして不純物の導入を行
い、該基板表面であつて、該ゲート電極直下の該
能動領域に隣接した両側に、該能動領域より高不
純物濃度のソース及びドレイン領域を形成する工
程と、 該基板表面及び該ゲート電極の表面全面を覆つ
て絶縁膜を形成する工程と、 該ソース及びドレイン領域上の該絶縁膜に開口
を形成することで、前記絶縁膜に対し、前記ゲー
ト電極の側面及び上面を覆う第１の絶縁膜と、そ
れ以外の前記基板表面を覆う第２の絶縁膜とを画
定する工程と、 前記開口に露出した該ソース及びドレイン領域
上と、該ゲート電極を覆つてこの電位が表面に導
出されない領域である前記第１の絶縁膜上、及び
該基板表面の第２の絶縁膜上にソース、ドレイン
の引き出し電極を形成する工程とが含まれてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169531A JPS5870576A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169531A JPS5870576A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870576A JPS5870576A (ja) | 1983-04-27 |
| JPH0353773B2 true JPH0353773B2 (ja) | 1991-08-16 |
Family
ID=15888217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169531A Granted JPS5870576A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870576A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719781B2 (ja) * | 1985-11-22 | 1995-03-06 | 日本電気株式会社 | 電解効果トランジスタ |
-
1981
- 1981-10-22 JP JP56169531A patent/JPS5870576A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870576A (ja) | 1983-04-27 |
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