JPH0354059U - - Google Patents

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JPH0354059U
JPH0354059U JP11407589U JP11407589U JPH0354059U JP H0354059 U JPH0354059 U JP H0354059U JP 11407589 U JP11407589 U JP 11407589U JP 11407589 U JP11407589 U JP 11407589U JP H0354059 U JPH0354059 U JP H0354059U
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Description

【図面の簡単な説明】
第１図は本考案の通信制御装置の一実施例のブ
ロツク図、第２図は第１図の実施例の動作を説明
するためのタイミングチヤートである。 １……ＣＰＵ、２……Ｉ／Ｏ機器、３……ＦＩ
ＦＯメモリ、４……入力ハンドシエイク、５……
出力ハンドシエイク、６……入力カウンタ、７…
…出力カウンタ、８……フリツプフロツプ、９…
…アンドゲート、ＣＤＯＵＴ……データ書込み要
求、ＣＡＣＫ……アクノレツジ信号、ＩＳ……イ
ンプツトストローブ信号、ＩＲ……インプツトレ
デイ信号、ＯＲ……アウトプトレデイ信号、ＯＳ
……アウトプツトストローブ信号、ＩＮＨ……禁
止（インヒビツト）信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 ＣＰＵから入出力機器へのデータ通信を制御す
    る通信制御装置であつて、 ＣＰＵからのシリアルデータを受信して一時的
    に記憶した後、入出力機器へ順次出力するＦＩＦ
    Ｏメモリ３と、 該ＦＩＦＯメモリへのデータ書込みが行われる
    毎に、ＣＰＵに対してＦＩＦＯメモリへの書込み
    終了を示すアクノレツジ信号ＣＡＣＫを出力する
    手段４，９と、 ＦＩＦＯメモリへの書込みデータ数をカウント
    し、最終のデータの書込みが完了したことを検出
    する入力カウンタ６と、 ＦＩＦＯメモリに蓄積されたデータの読出しデ
    ータ数をカウントし、最終データの読出しが完了
    したことを検出する出力カウンタ７と、 前記入力カウンタによりＦＩＦＯメモリへの最
    終データ書込み完了が検出されてから前記出力カ
    ウンタにより最終データの読出しが完了したこと
    が検出されるまでの間、前記アクノレツジ信号の
    出力を禁止する手段８とを有する通信制御装置。
JP11407589U 1989-09-28 1989-09-28 Pending JPH0354059U (ja)

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JP11407589U JPH0354059U (ja) 1989-09-28 1989-09-28

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JPH0354059U true JPH0354059U (ja) 1991-05-24

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