JPH0356481B2 - - Google Patents
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- JPH0356481B2 JPH0356481B2 JP59170389A JP17038984A JPH0356481B2 JP H0356481 B2 JPH0356481 B2 JP H0356481B2 JP 59170389 A JP59170389 A JP 59170389A JP 17038984 A JP17038984 A JP 17038984A JP H0356481 B2 JPH0356481 B2 JP H0356481B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- value
- output
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、未知の信号を所定のレベルに増幅
または減衰することができる信号レベル等化処理
装置に関するものである。
または減衰することができる信号レベル等化処理
装置に関するものである。
未知の信号のレベルを測定または観測すると
き、または振幅の変動が大きい信号を制御機器に
入力するときは、前記未知の信号のレベルと基準
レベルとなつている基準電圧と比較し、その差信
号によつて未知の信号を増幅、または減衰させる
レベル等化処理を行うことがある。
き、または振幅の変動が大きい信号を制御機器に
入力するときは、前記未知の信号のレベルと基準
レベルとなつている基準電圧と比較し、その差信
号によつて未知の信号を増幅、または減衰させる
レベル等化処理を行うことがある。
第１図はかかる信号レベルの等化処理を行う従
来の装置例を示したもので、Tiは未知の信号が
入力される信号入力端子、T0は等化された信号
が出力される信号出力端子、１は信号レベルを増
幅または減衰させることができるレベル制御回
路、２は信号のピークレベルを検出するためのロ
ーパスフイルタ、３ａ，３ｂ，……，３ｎはそれ
ぞれ基準電圧４ａ，４ｂ，……，４ｎを備えてい
る比較器、５は前記比較器３ａ，３ｂ，……，３
ｎの出力信号から前記レベル制御回路１の制御信
号を生成するレベル算出器である。
来の装置例を示したもので、Tiは未知の信号が
入力される信号入力端子、T0は等化された信号
が出力される信号出力端子、１は信号レベルを増
幅または減衰させることができるレベル制御回
路、２は信号のピークレベルを検出するためのロ
ーパスフイルタ、３ａ，３ｂ，……，３ｎはそれ
ぞれ基準電圧４ａ，４ｂ，……，４ｎを備えてい
る比較器、５は前記比較器３ａ，３ｂ，……，３
ｎの出力信号から前記レベル制御回路１の制御信
号を生成するレベル算出器である。
この信号レベル等化処理装置は、信号出力端子
T0の信号レベルが複数個の基準電圧４ａ，４ｂ，
……，４ｎと比較され、その比較出力から算出さ
れた制御信号によつてレベル制御回路１の増幅
度、または減衰度を決定するように制御している
ので、未知の信号が入力されたときも常に所定の
レベルとなつた信号を信号出力端子T0に得るこ
とができる。
T0の信号レベルが複数個の基準電圧４ａ，４ｂ，
……，４ｎと比較され、その比較出力から算出さ
れた制御信号によつてレベル制御回路１の増幅
度、または減衰度を決定するように制御している
ので、未知の信号が入力されたときも常に所定の
レベルとなつた信号を信号出力端子T0に得るこ
とができる。
しかしながら、この制御装置はアナログ信号を
直流レベルに変換するローパスフイルタ２を備え
ているので、ローパスフイルタ２の時定数によ
り、出力される直流レベルが安定するまでの時間
が長くなるという欠点があり、応答性が悪いとい
う問題があつた。
直流レベルに変換するローパスフイルタ２を備え
ているので、ローパスフイルタ２の時定数によ
り、出力される直流レベルが安定するまでの時間
が長くなるという欠点があり、応答性が悪いとい
う問題があつた。
また、複数の基準電圧源が必要になるため、そ
の調整作業が煩雑であり、回路も複雑になるとい
う欠点があつた。
の調整作業が煩雑であり、回路も複雑になるとい
う欠点があつた。
さらに、アナログ入力と基準電圧が接近してい
るときは発振現象を起こしやすいという問題もあ
つた。
るときは発振現象を起こしやすいという問題もあ
つた。
この発明は、かかる問題点を解説することを目
的としてなされたもので、信号レベルの制御にデ
イジタル信号技術を導入することによりレベル等
化処理を早くするとともに、経年変化の影響が少
ない信号レベル等化処理装置を提供するものであ
る。
的としてなされたもので、信号レベルの制御にデ
イジタル信号技術を導入することによりレベル等
化処理を早くするとともに、経年変化の影響が少
ない信号レベル等化処理装置を提供するものであ
る。
以下、この発明の概要を第２図のブロツク図に
基づいて説明する。
基づいて説明する。
この図において、１０はデイジタル式号によつ
て信号レベルを増幅、または減衰させることがで
きるレベル制御回路、１１はアナログ信号をデイ
ジタル信号に変換することができるＡ／Ｄ変換
器、１２は変換されたデイジタル値ｘを絶対値｜
ｘ｜に変換する絶対値回路、１３は絶対値｜ｘ｜
とされたデイジタル信号の中の最大値を表示する
ことができる有意のビツト値を記憶するメモリ部
を示す。
て信号レベルを増幅、または減衰させることがで
きるレベル制御回路、１１はアナログ信号をデイ
ジタル信号に変換することができるＡ／Ｄ変換
器、１２は変換されたデイジタル値ｘを絶対値｜
ｘ｜に変換する絶対値回路、１３は絶対値｜ｘ｜
とされたデイジタル信号の中の最大値を表示する
ことができる有意のビツト値を記憶するメモリ部
を示す。
つづいて、この信号レベル等化処理装置の動作
を説明する。
を説明する。
まず、レベル制御回路１０をスルーの状態に設
定する［利得Ａ＝（A1＋A2＋……＋An）＝０］。
レベル制御回路１０は第３図に示すように6dBの
増幅器A1，A2，A3……，Anを直列に接続し、例
えばリレーR1，R2，R3，……，Rnによつてスイ
ツチS1，S2，S3，……，Snがオンに制御された
ときに利得Ａとなるように構成されている。すべ
てのリレーR1，R2，R3，……，Rnに信号“０”
を与えると、レベル制御回路１０の利得Ａを０に
設定することができる。
定する［利得Ａ＝（A1＋A2＋……＋An）＝０］。
レベル制御回路１０は第３図に示すように6dBの
増幅器A1，A2，A3……，Anを直列に接続し、例
えばリレーR1，R2，R3，……，Rnによつてスイ
ツチS1，S2，S3，……，Snがオンに制御された
ときに利得Ａとなるように構成されている。すべ
てのリレーR1，R2，R3，……，Rnに信号“０”
を与えると、レベル制御回路１０の利得Ａを０に
設定することができる。
この状態で信号入力端子Tiに入力信号eiが加わ
るとその振幅はＡ／Ｄ変換器１１によつて、例え
ばｎビツトのデイジタル信号（a0，a1，a2，…
…，an）（a0がMSBを示す）に変換される。この
デイジタル信号（a0，a1，a2，……，an）を絶対
値回路１２を通すことにより絶対値｜ｘ｜（０，
a〓1，a〓2，……，a〓n）が得られる。
るとその振幅はＡ／Ｄ変換器１１によつて、例え
ばｎビツトのデイジタル信号（a0，a1，a2，…
…，an）（a0がMSBを示す）に変換される。この
デイジタル信号（a0，a1，a2，……，an）を絶対
値回路１２を通すことにより絶対値｜ｘ｜（０，
a〓1，a〓2，……，a〓n）が得られる。
信号出力端子T0から得られる所望のレベル値
をV0の近倍にするために、本発明のレベル等化
処理装置の場合は、上記のようにして得られた絶
対値｜ｘ｜の最大値が含まれている有意のビツト
値を、メモリ部１３に記憶する。
をV0の近倍にするために、本発明のレベル等化
処理装置の場合は、上記のようにして得られた絶
対値｜ｘ｜の最大値が含まれている有意のビツト
値を、メモリ部１３に記憶する。
メモリ部１３は、例えば第４図に示すように各
ビツトの記憶部がオアゲート１３ａとＤ型フリツ
プフロツプ１３ｂによつて形成されているので、
前記絶対値｜ｘ｜の各ビツト（０，a〓1，a〓2，…
…，a〓n）が１となつたときはメモリ部１３の出
力値をＢ（０，b1，b2，……，bn）とすると、そ
のビツトはリセツトされない限り信号“１”が記
憶保持される。
ビツトの記憶部がオアゲート１３ａとＤ型フリツ
プフロツプ１３ｂによつて形成されているので、
前記絶対値｜ｘ｜の各ビツト（０，a〓1，a〓2，…
…，a〓n）が１となつたときはメモリ部１３の出
力値をＢ（０，b1，b2，……，bn）とすると、そ
のビツトはリセツトされない限り信号“１”が記
憶保持される。
したがつて、このメモリ部１３には絶対値｜ｘ
｜の最大値が何ビツトで表現されているかを示す
ビツト値を記憶することになる。なお、上記絶対
値｜ｘ｜は負の絶対値であつてもよい。
｜の最大値が何ビツトで表現されているかを示す
ビツト値を記憶することになる。なお、上記絶対
値｜ｘ｜は負の絶対値であつてもよい。
つまり、絶対値｜ｘ｜がｎビツトの（000……
０）から（00101……11）まで変化するような信
号の時は、このデイジタル信号の符号ビツトを除
いたMSBまでを“１”とするような（00111……
11）がメモリ部１３に記憶されることになり、
“１”となつているビツト数を有意のビツト値と
して前記レベル制御回路１０をコントロールす
る。
０）から（00101……11）まで変化するような信
号の時は、このデイジタル信号の符号ビツトを除
いたMSBまでを“１”とするような（00111……
11）がメモリ部１３に記憶されることになり、
“１”となつているビツト数を有意のビツト値と
して前記レベル制御回路１０をコントロールす
る。
そのため、前記レベル制御回路１０の各リレー
R1，R2，R3，……，Rnは各ビツト（bi）に対応
して切換えられ、上記の例では信号“０”によつ
てリレーR1，R2がオフに制御されて6dB×２の
ゲインを持つことになる。
R1，R2，R3，……，Rnは各ビツト（bi）に対応
して切換えられ、上記の例では信号“０”によつ
てリレーR1，R2がオフに制御されて6dB×２の
ゲインを持つことになる。
したがつて、信号出力端子T0の信号はその最
大値がV0なる所望のレベル値に制御される。
大値がV0なる所望のレベル値に制御される。
メモリ部１３にリセツト信号を加えることによ
つて、レベル制御回路１０は0dBとなり、レベル
の異なる他の入力信号に対しても所望のレベル値
になるように制御を行うことができる。
つて、レベル制御回路１０は0dBとなり、レベル
の異なる他の入力信号に対しても所望のレベル値
になるように制御を行うことができる。
これまでの説明における所望のレベル値V0、
すなわち適正レベルは、デイジタル信号（a0，
a1，……，an）についてa1，a2，……，anの振
幅の絶対値が10……０から11……１までの範囲の
レベルについて説明したが、この適正レベルは任
意のレベルに選択することができる。例えば、
010……０から011……１の範囲、すなわち上記適
正レベルより6dB低いレベルに選定すると、この
範囲以上のレベルがあつた場合には、上記適正レ
ベルになるように減衰させる必要がある。
すなわち適正レベルは、デイジタル信号（a0，
a1，……，an）についてa1，a2，……，anの振
幅の絶対値が10……０から11……１までの範囲の
レベルについて説明したが、この適正レベルは任
意のレベルに選択することができる。例えば、
010……０から011……１の範囲、すなわち上記適
正レベルより6dB低いレベルに選定すると、この
範囲以上のレベルがあつた場合には、上記適正レ
ベルになるように減衰させる必要がある。
レベル制御回路１０のうちリレーR1により制
御される増幅器を減衰器としておき、信号“１”
によつてオフ制御されるようにし、リレーR2以
降により制御させるものは増幅器としておき、信
号“０”でオフ制御されるようにする。この場合
には、出力Ｂが111……１になつた時はリレーR1
のみがオフ制御されて、6dBの減衰器が働くこと
により、出力信号は適正レベルに制御されること
になる。
御される増幅器を減衰器としておき、信号“１”
によつてオフ制御されるようにし、リレーR2以
降により制御させるものは増幅器としておき、信
号“０”でオフ制御されるようにする。この場合
には、出力Ｂが111……１になつた時はリレーR1
のみがオフ制御されて、6dBの減衰器が働くこと
により、出力信号は適正レベルに制御されること
になる。
また、適正レベルを上記よりさらに6dB以上低
いレベルに選定した場合には、出力Ｂが0010……
０〜0011……１になつた時も同様に出力信号は適
正レベルに制御されることになる。
いレベルに選定した場合には、出力Ｂが0010……
０〜0011……１になつた時も同様に出力信号は適
正レベルに制御されることになる。
以上の実施例から理解できるように、この発明
の信号レベル等化処理装置は、アナログ信号をデ
イジタル信号に変換し、変換されたデイジタル信
号を絶対値化したのち、その最大値を示す各ビツ
トの信号を“１”とするような有意のビツト値に
よつてレベル制御を行うようにしたので、レベル
の等化処理が従来より迅速になり、経年変化もな
く、かつ、発振現象もなくすることができる。
の信号レベル等化処理装置は、アナログ信号をデ
イジタル信号に変換し、変換されたデイジタル信
号を絶対値化したのち、その最大値を示す各ビツ
トの信号を“１”とするような有意のビツト値に
よつてレベル制御を行うようにしたので、レベル
の等化処理が従来より迅速になり、経年変化もな
く、かつ、発振現象もなくすることができる。
また、以上の説明は、アナログ信号が入力され
ることについて述べたが、信号レベル等化処理に
はデイジタル値を用いているので、デイジタル信
号を増幅、減衰するデイジタルレベル制御回路を
設けることにより、そのまま適正レベルのデイジ
タル信号を等化処理することも可能である。
ることについて述べたが、信号レベル等化処理に
はデイジタル値を用いているので、デイジタル信
号を増幅、減衰するデイジタルレベル制御回路を
設けることにより、そのまま適正レベルのデイジ
タル信号を等化処理することも可能である。
なお、上記実施例で6dBのステツプと等化処理
する場合について説明したことから明らかなよう
に、メモリ部１３の出力値Ｂは信号の各ビツトの
“１”状態を記憶しているので、0100……０と
0111……１との信号は同一の信号として扱うこと
ができる。すなわち6dBの精度で観測しているこ
とになる。
する場合について説明したことから明らかなよう
に、メモリ部１３の出力値Ｂは信号の各ビツトの
“１”状態を記憶しているので、0100……０と
0111……１との信号は同一の信号として扱うこと
ができる。すなわち6dBの精度で観測しているこ
とになる。
さらに、細かなレベル制御を行うためには、信
号の最大値が6dBの範囲のどのレベルにあるかを
検知する必要が生じる。この検知方法として、上
記の出力値Ｂとは別に次のような出力値B′を得
る回路を設ける。β（０＜β＜６）dBの精度で制
御する場合は、第２図に示すように前記絶対値｜
ｘ｜を絶対値回路１２′により−βdB倍して、メ
モリ部１３′を通して得られた出力をB′（０，b1′，
……，bn′）とする。前記出力値Ｂ（０，b1，b2，
……，bn）に対してB′（０，b1′，b2，……，bn）
はb1が信号のレベルの０から−6dBの範囲を示す
とすると、b1′は０−βdBから−６−βdBの範囲を
示すため、b1が１のとき、b1′が１であれば、信
号のレベルは０から−βdBの範囲にあることにな
り、またb1′が０であれば信号のレベルは−βか
ら−６−βdBの範囲にあたることになる。後者の
場合には、6dBの代りに利得βdBの増幅器をレベ
ル制御回路１０に設け、b′のデイジタル信号でリ
レーを制御すれば6dBよりも細かいレベル制御が
できる。このようにして6dBよりもさらに細かい
精度でレベルを制御することが可能となるもので
ある。
号の最大値が6dBの範囲のどのレベルにあるかを
検知する必要が生じる。この検知方法として、上
記の出力値Ｂとは別に次のような出力値B′を得
る回路を設ける。β（０＜β＜６）dBの精度で制
御する場合は、第２図に示すように前記絶対値｜
ｘ｜を絶対値回路１２′により−βdB倍して、メ
モリ部１３′を通して得られた出力をB′（０，b1′，
……，bn′）とする。前記出力値Ｂ（０，b1，b2，
……，bn）に対してB′（０，b1′，b2，……，bn）
はb1が信号のレベルの０から−6dBの範囲を示す
とすると、b1′は０−βdBから−６−βdBの範囲を
示すため、b1が１のとき、b1′が１であれば、信
号のレベルは０から−βdBの範囲にあることにな
り、またb1′が０であれば信号のレベルは−βか
ら−６−βdBの範囲にあたることになる。後者の
場合には、6dBの代りに利得βdBの増幅器をレベ
ル制御回路１０に設け、b′のデイジタル信号でリ
レーを制御すれば6dBよりも細かいレベル制御が
できる。このようにして6dBよりもさらに細かい
精度でレベルを制御することが可能となるもので
ある。
第５図はこの発明の信号レベル等化処理装置を
レベルメータに応用したときのブロツク図を示
す。
レベルメータに応用したときのブロツク図を示
す。
この図で、２０は初段アンプ、２１はレベル制
御回路で、４個の増幅器２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄを使用した場合の実施例を示してい
る。２１R1，２１R2，２１R3，２１4は接点S1〜
S8を切換えるリレーを示し、このリレー２１R1
〜２１R4を制御することにより6dBのステツプで
60dBまでのゲインを得るように構成されている。
御回路で、４個の増幅器２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄを使用した場合の実施例を示してい
る。２１R1，２１R2，２１R3，２１4は接点S1〜
S8を切換えるリレーを示し、このリレー２１R1
〜２１R4を制御することにより6dBのステツプで
60dBまでのゲインを得るように構成されている。
２２は高域制限用のフイルタ、２３はサンプリ
ングホールド回路２４はＡ／Ｄ変換器である。
ングホールド回路２４はＡ／Ｄ変換器である。
Ａ／Ｄ変換器２４によつてデイジタル信号に変
換された信号は、測定回路を構成するデイジタル
フイルタ２５、２乗検波器２６、積分器２７、出
力メータ２８および加算回路２９を介してデータ
として出力される。
換された信号は、測定回路を構成するデイジタル
フイルタ２５、２乗検波器２６、積分器２７、出
力メータ２８および加算回路２９を介してデータ
として出力される。
一方、Ａ／Ｄ変換器２４の出力信号はレベル制
御回路２１の制御信号を形成するため、絶対値回
路３０を介して記憶部を構成するオア回路３１、
レジスタ３２に入力され、ここで入力レベルの最
大レベルを含む有意のビツト値が記憶される。３
３はレジスタ３２に記憶されているデータを変換
するデコーダ、３４はインタフエース回路、３５
はマイクロプロセツサ（CPU）、３６は入力装置
（キーボード等）を示す。
御回路２１の制御信号を形成するため、絶対値回
路３０を介して記憶部を構成するオア回路３１、
レジスタ３２に入力され、ここで入力レベルの最
大レベルを含む有意のビツト値が記憶される。３
３はレジスタ３２に記憶されているデータを変換
するデコーダ、３４はインタフエース回路、３５
はマイクロプロセツサ（CPU）、３６は入力装置
（キーボード等）を示す。
つづいて、このレベルメータの動作を説明す
る。
る。
初段アンプ２０に供給された未知の入力信号
は、まず、CPU３５の制御によつてレベル制御
回路２１の各増幅器２１Ａ〜２１Ｄがスルーとな
つている状態でとり込まれ、その信号の少なくと
も１周期以上のレベル値がレジスタ３２にデイジ
タル信号として取り込まれる。この値は前述した
ように入力信号の絶対最大値を含むデイジタル信
号の有意ビツト値であるから、このデータの増幅
情報をCPU３５によつて算出し、その増幅情報
に基づいてレベル制御回路２１の接点S1〜S8を開
閉する。
は、まず、CPU３５の制御によつてレベル制御
回路２１の各増幅器２１Ａ〜２１Ｄがスルーとな
つている状態でとり込まれ、その信号の少なくと
も１周期以上のレベル値がレジスタ３２にデイジ
タル信号として取り込まれる。この値は前述した
ように入力信号の絶対最大値を含むデイジタル信
号の有意ビツト値であるから、このデータの増幅
情報をCPU３５によつて算出し、その増幅情報
に基づいてレベル制御回路２１の接点S1〜S8を開
閉する。
例えば、前記増幅情報が30dBのときはCPU３
５の出力によつてリレー２１R1およびリレー２
１R4が駆動され、増幅器２１Ａ，２１Ｄが直列
に接続される。そして、測定周波数帯域および測
定レベルの種類（実効レベル、平均レベル、電力
レベル）が入力装置３６からCPU３５に入力さ
れているときには、デイジタルフイルタ２５、２
乗検波器２６等が指示内容によつて制御される。
５の出力によつてリレー２１R1およびリレー２
１R4が駆動され、増幅器２１Ａ，２１Ｄが直列
に接続される。そして、測定周波数帯域および測
定レベルの種類（実効レベル、平均レベル、電力
レベル）が入力装置３６からCPU３５に入力さ
れているときには、デイジタルフイルタ２５、２
乗検波器２６等が指示内容によつて制御される。
出力メータ２８の指示値は適正レベルに等化さ
れた信号の基準レベルからの偏差値を指示するこ
とになるから、加算回路２９により出力メータ２
８の指示値に対して、30dBを加えることによつ
て入力信号の実際のレベルのデータを得ることが
できる。
れた信号の基準レベルからの偏差値を指示するこ
とになるから、加算回路２９により出力メータ２
８の指示値に対して、30dBを加えることによつ
て入力信号の実際のレベルのデータを得ることが
できる。
なお、入力信号レベルが変動して出力レベルの
指示範囲外となるときはレジスタ３２をリセツト
して、あらたに増幅情報をCPU３５において演
算し、レベル制御回路２１のゲインを再設定すれ
ばよい。
指示範囲外となるときはレジスタ３２をリセツト
して、あらたに増幅情報をCPU３５において演
算し、レベル制御回路２１のゲインを再設定すれ
ばよい。
以上説明したように、この発明の信号レベル等
化処理装置は、入力信号をデイジタル信号に変換
したのち、そのデイジタル信号のビツト情報によ
つてレベル制御回路をコントロールし、信号レベ
ルの等化処理を行うようにしているので、例えば
正弦波信号の入力であれば、その１周期分を入力
することによつて信号レベルを把握することがで
き、等化処理された出力信号が早く得られると共
に、デイジタル処理手段を用いているので経年変
化の影響も少ないという利点がある。また、入力
信号の最大値が含まれている有意ビツト値によつ
てレベル制御回路がコントロールされるようにし
ているので、従来のように基準信号と比較するよ
うな演算処理が不用になり、設定レベルと入力レ
ベルが接近しているときでも発振現象を起こすこ
とがなく安定であるため、測定器、プロセス制御
回路等に応用することができる。
化処理装置は、入力信号をデイジタル信号に変換
したのち、そのデイジタル信号のビツト情報によ
つてレベル制御回路をコントロールし、信号レベ
ルの等化処理を行うようにしているので、例えば
正弦波信号の入力であれば、その１周期分を入力
することによつて信号レベルを把握することがで
き、等化処理された出力信号が早く得られると共
に、デイジタル処理手段を用いているので経年変
化の影響も少ないという利点がある。また、入力
信号の最大値が含まれている有意ビツト値によつ
てレベル制御回路がコントロールされるようにし
ているので、従来のように基準信号と比較するよ
うな演算処理が不用になり、設定レベルと入力レ
ベルが接近しているときでも発振現象を起こすこ
とがなく安定であるため、測定器、プロセス制御
回路等に応用することができる。
第１図は従来技術による信号レベルの等化処理
装置の一例を示す構成図、第２図はこの発明によ
る信号レベル等化処理装置のブロツク図、第３図
はレベル制御回路の一例を示す構成図、第４図は
メモリ部の具体的な回路構成図、第５図はこの発
明による信号レベル等化処理装置をレベルメータ
に応用した装置のブロツク図である。 図中、１０はレベル制御回路、１１はＡ／Ｄ変
換器、１２は絶対値回路、１３はメモリ部を示
す。
装置の一例を示す構成図、第２図はこの発明によ
る信号レベル等化処理装置のブロツク図、第３図
はレベル制御回路の一例を示す構成図、第４図は
メモリ部の具体的な回路構成図、第５図はこの発
明による信号レベル等化処理装置をレベルメータ
に応用した装置のブロツク図である。 図中、１０はレベル制御回路、１１はＡ／Ｄ変
換器、１２は絶対値回路、１３はメモリ部を示
す。
Claims (1)
- １ 制御信号を受けて入力信号レベルを増幅また
は減衰して出力するレベル制御回路と；該レベル
制御回路から出力されるアナログ信号をデイジタ
ル信号に変換すＡ／Ｄ変換器と；該Ａ／Ｄ変換器
から出力されるデイジタル信号の絶対値を求める
絶対値回路と；この絶対値回路より得られるデイ
ジタル信号の最大値が含まれている有意ビツト値
を記憶するメモリ部とを備え、前記メモリ部に記
憶された前記有意ビツト値を前記制御信号とする
ことにより前記レベル制御回路からの出力レベル
を等化処理することを特徴とする信号レベル等化
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17038984A JPS6149509A (ja) | 1984-08-17 | 1984-08-17 | 信号レベル等化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17038984A JPS6149509A (ja) | 1984-08-17 | 1984-08-17 | 信号レベル等化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149509A JPS6149509A (ja) | 1986-03-11 |
| JPH0356481B2 true JPH0356481B2 (ja) | 1991-08-28 |
Family
ID=15904021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17038984A Granted JPS6149509A (ja) | 1984-08-17 | 1984-08-17 | 信号レベル等化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149509A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK163699C (da) * | 1986-02-11 | 1992-08-17 | Poul Richter Joergensen | Fremgangsmaade til automatisk forstaerkningsstyring af et signal samt et kredsloeb til udoevelse af fremgangsmaaden |
| JPH0231506A (ja) * | 1988-07-20 | 1990-02-01 | Victor Co Of Japan Ltd | 自動録音レベル設定装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698916A (en) * | 1980-01-11 | 1981-08-08 | Toshiba Corp | Control system for automatic level |
| JPS5862804A (ja) * | 1981-10-08 | 1983-04-14 | Sony Corp | 記録レベル自動調整装置 |
| JPS58194414A (ja) * | 1982-05-07 | 1983-11-12 | Matsushita Electric Ind Co Ltd | Ａｇｃ回路 |
-
1984
- 1984-08-17 JP JP17038984A patent/JPS6149509A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149509A (ja) | 1986-03-11 |
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