JPH035691B2 - - Google Patents
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- Publication number
- JPH035691B2 JPH035691B2 JP16464783A JP16464783A JPH035691B2 JP H035691 B2 JPH035691 B2 JP H035691B2 JP 16464783 A JP16464783 A JP 16464783A JP 16464783 A JP16464783 A JP 16464783A JP H035691 B2 JPH035691 B2 JP H035691B2
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- JP
- Japan
- Prior art keywords
- thyristor
- snubber
- circuit
- voltage
- capacitor
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08144—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in thyristor switches
Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は静電誘導サイリスタを用いてなる直流
スイツチ回路に係り、特に静電誘導サイリスタに
適合して効用できる格別なスナバ回路装置の改良
に関する。
スイツチ回路に係り、特に静電誘導サイリスタに
適合して効用できる格別なスナバ回路装置の改良
に関する。
静電誘導サイリスタ（以下SIサイリスタと称
す）はゲートターンオフサイリスタ（GTOサイ
リスタ）と同じ自己消弧機能を有する自己消弧形
サイリスタの一種であるが、GTOサイリスタと
比べて種々の利点を備えるものとして注目されて
いるところである。すなわち、 (1) スイツチングの速度が速い。
す）はゲートターンオフサイリスタ（GTOサイ
リスタ）と同じ自己消弧機能を有する自己消弧形
サイリスタの一種であるが、GTOサイリスタと
比べて種々の利点を備えるものとして注目されて
いるところである。すなわち、 (1) スイツチングの速度が速い。
(2) ターンオフ時に熱破壊し難い。
(3) ターンオフ直後の順電圧上昇率（dV／dt）
の耐量が大きい。
の耐量が大きい。
一方、代表的なスナバ回路装置として第１図に
示すものが知られている。
示すものが知られている。
第１図は公知のスナバ回路装置を具備してなる
GTOサイリスタ採用の直流スイツチ回路例の要
部構成を示すもので、１は直流電源、２はGTO
サイリスタ、３は負荷、４は主回路浮遊インダク
タンスである。また、図において５はスナバダイ
オード、６はスナバコンデンサ、７はスナバ抵抗
である。
GTOサイリスタ採用の直流スイツチ回路例の要
部構成を示すもので、１は直流電源、２はGTO
サイリスタ、３は負荷、４は主回路浮遊インダク
タンスである。また、図において５はスナバダイ
オード、６はスナバコンデンサ、７はスナバ抵抗
である。
さらに、第２図と第３図は第１図に示した直流
スイツチ回路でオフ動作する場合とオン動作する
場合の各部波形を示す説明図である。
スイツチ回路でオフ動作する場合とオン動作する
場合の各部波形を示す説明図である。
すなわち、GTOサイリスタ２を使用してスイ
ツチ動作をさせる際のスナバ回路動作はつぎの如
くである。
ツチ動作をさせる際のスナバ回路動作はつぎの如
くである。
まず、GTOサイリスタ２により負荷電流ILを
しや断するときのアノード電流ITとアノード電圧
VAKの時間的推移を表す第２図においては、いま
時点TOFでGTOサイリスタ２にオフゲートパルス
を与えたものとするに、蓄積時間TS経過後下降
時間TFの間にアノード電流ITの大半は減衰して残
りの電流がテイル期間TT後に消滅する。さらに
は、この期間のGTOサイリスタ２のアノード電
圧VAKの変化は例示の如くになる。
しや断するときのアノード電流ITとアノード電圧
VAKの時間的推移を表す第２図においては、いま
時点TOFでGTOサイリスタ２にオフゲートパルス
を与えたものとするに、蓄積時間TS経過後下降
時間TFの間にアノード電流ITの大半は減衰して残
りの電流がテイル期間TT後に消滅する。さらに
は、この期間のGTOサイリスタ２のアノード電
圧VAKの変化は例示の如くになる。
そして、かかる動作におけるスナバコンデンサ
６の機能はつぎの三点にある。その第一点はテイ
ル期間TTにおける電力損失を、ターンオフ直後
のアノード電圧VAKを抑制して低減させることで
あり、第二点はアノード電圧VAKの上昇率を制限
してターンオフ直後のGTOサイリスタ２の誤点
弧を防ぐことであり、第三点は主回路のインダク
タンス成分に蓄えられたエネルギーを吸収するこ
とにより、アノード電圧VAKに生じるスパイク電
圧ΔVCを抑制することである。
６の機能はつぎの三点にある。その第一点はテイ
ル期間TTにおける電力損失を、ターンオフ直後
のアノード電圧VAKを抑制して低減させることで
あり、第二点はアノード電圧VAKの上昇率を制限
してターンオフ直後のGTOサイリスタ２の誤点
弧を防ぐことであり、第三点は主回路のインダク
タンス成分に蓄えられたエネルギーを吸収するこ
とにより、アノード電圧VAKに生じるスパイク電
圧ΔVCを抑制することである。
つぎに、GTOサイリスタ２のターンオン時の
アノード電流ITおよびスナバコンデンサ６の電圧
VCの変化は第３図に示した如くになる。
アノード電流ITおよびスナバコンデンサ６の電圧
VCの変化は第３図に示した如くになる。
ここに、ITPはアノード電流ITのピーク値を示し
ている。すなわち、時点TONでオンゲートする際
スナバコンデンサ６に蓄えられた電荷がスナバ抵
抗７を通して放電されるものとなり、そのエネル
ギーは熱となつて消費される。このとき、スナバ
抵抗７に印加される電力WRは、スナバコンデン
サ６の容量をCS、動作周波数をＦとするに、 WR＝（1/2）・CS・（ES）2・Ｆ ……(1) なる関係式で表わせる。よつて、スナバ抵抗７の
発熱は回路電圧と動作周波数が上昇するにつれて
著しく増大するものとなる。
ている。すなわち、時点TONでオンゲートする際
スナバコンデンサ６に蓄えられた電荷がスナバ抵
抗７を通して放電されるものとなり、そのエネル
ギーは熱となつて消費される。このとき、スナバ
抵抗７に印加される電力WRは、スナバコンデン
サ６の容量をCS、動作周波数をＦとするに、 WR＝（1/2）・CS・（ES）2・Ｆ ……(1) なる関係式で表わせる。よつて、スナバ抵抗７の
発熱は回路電圧と動作周波数が上昇するにつれて
著しく増大するものとなる。
さて、かような直流スイツチ回路において、い
まGTOサイリスタに代えてSIサイリスタを採用
するものとすれば、前述した如くターンオフ時に
熱破壊しにくくかつ（dV／dt）耐量が大きいこ
とから、スナバコンデンサ６の容量を小さくして
スナバ抵抗７の低減できる筈である。しかしなが
ら、第１図に示した回路構成におけるGTOサイ
リスタ２を単にSIサイリスタに置換することで
は、サイリスタしや断時に主回路浮遊インダクタ
ンス４に畜えられたエネルギーにより生じるスナ
バコンデンサの過充電電圧が大きく左右するもの
となつてしまう。
まGTOサイリスタに代えてSIサイリスタを採用
するものとすれば、前述した如くターンオフ時に
熱破壊しにくくかつ（dV／dt）耐量が大きいこ
とから、スナバコンデンサ６の容量を小さくして
スナバ抵抗７の低減できる筈である。しかしなが
ら、第１図に示した回路構成におけるGTOサイ
リスタ２を単にSIサイリスタに置換することで
は、サイリスタしや断時に主回路浮遊インダクタ
ンス４に畜えられたエネルギーにより生じるスナ
バコンデンサの過充電電圧が大きく左右するもの
となつてしまう。
これは、スパイク電圧ΔVCは主回路浮遊インダ
クタンス４の値をLSとするに、 ΔVC≒IT・√（S S） ……(2) なる関係を示す。ただし、アノード電流ITはしや
断時の値である。このため、スナバコンデンサ６
の容量CSを小さくするとスパイク電圧ΔVCが極め
て大きくなり、したがつてSIサイリスタの許容順
電圧を越えるものとなる不具合を生じる。
クタンス４の値をLSとするに、 ΔVC≒IT・√（S S） ……(2) なる関係を示す。ただし、アノード電流ITはしや
断時の値である。このため、スナバコンデンサ６
の容量CSを小さくするとスパイク電圧ΔVCが極め
て大きくなり、したがつてSIサイリスタの許容順
電圧を越えるものとなる不具合を生じる。
本発明は上述したような点に着目しなされたも
ので、SIサイリスタを採用した直流スイツチ回路
にあつてSIサイリスタに適合し作用効果を奏する
簡便な構成のスナバ回路装置を提供するものであ
る。以下、本発明を図面に基づいて説明する。
ので、SIサイリスタを採用した直流スイツチ回路
にあつてSIサイリスタに適合し作用効果を奏する
簡便な構成のスナバ回路装置を提供するものであ
る。以下、本発明を図面に基づいて説明する。
第４図は本発明の一実施例の要部構成を示すも
ので、５′はスナバダイオード、６′はスナバコン
デンサ、７′はインピーダンス素子例のスナバ抵
抗、ＳはSIサイリスタである。図中、第１図と同
符号のものは同じ構成部分を示す。かようなもの
は、SIサイリスタのスナバ回路構成部について第
１図と対比すれば、スナバ抵抗７′がスナバダイ
オード５′、スナバコンデンサ６′からなる直列接
続体の２個間の接続点と直流電源１の正電極との
間に配されてなる相違点をもつものである。かか
る構成についてその各部の波形の時間推移を第２
図および第３図に類して表した第５図および第６
図を参照してつぎに詳細説明する。
ので、５′はスナバダイオード、６′はスナバコン
デンサ、７′はインピーダンス素子例のスナバ抵
抗、ＳはSIサイリスタである。図中、第１図と同
符号のものは同じ構成部分を示す。かようなもの
は、SIサイリスタのスナバ回路構成部について第
１図と対比すれば、スナバ抵抗７′がスナバダイ
オード５′、スナバコンデンサ６′からなる直列接
続体の２個間の接続点と直流電源１の正電極との
間に配されてなる相違点をもつものである。かか
る構成についてその各部の波形の時間推移を第２
図および第３図に類して表した第５図および第６
図を参照してつぎに詳細説明する。
ここに、第５図は第４図回路におけるオフ動作
時のアノード電流IT′およびアノード電圧VAK′の
波形を示し、さらには第６図はオン動作時のアノ
ード電流IT′およびスナバコンデンサ６′の電圧
VC′を示している。
時のアノード電流IT′およびアノード電圧VAK′の
波形を示し、さらには第６図はオン動作時のアノ
ード電流IT′およびスナバコンデンサ６′の電圧
VC′を示している。
すなわち、時点TOFでSIサイリスタ８にオフゲ
ートパルスを与えると、蓄積時間TS経過後下降
時間TFの間にアノード電流IT′の大半は減衰して
残りの電流がテイル期間TT後に消滅する。した
がつて、この変化は第２図に示したアノード電流
ITと同様であるが、アノード電圧VAK，VAK′特性
の両者は著しく異なるものとなる。これは、図示
の如くスナバコンデンサ６′が直流電源１に接続
されてなるスナバ抵抗７′により、スナバコンデ
ンサ６′はSIサイリスタ８の導通期間中に常に直
流電源１電圧ESに充電され、よつて、アノード電
圧VAK′はフオール期間終了後直ちに電源電圧値
以上を示すことになる。なお、このときのスパイ
ク電圧ΔVC′は前述の主回路のインダクタンス成
分に生じて式(2)で与えられる。さらに、SIサイリ
スタ８が時点TONでターンオンすると、アノード
電流IT′は図示の如くに増加するものとなつて、
スナバコンデンサ６′に蓄えられた電荷を放電す
る接続を有せずスナバ抵抗７′による電力損失が
生じない。
ートパルスを与えると、蓄積時間TS経過後下降
時間TFの間にアノード電流IT′の大半は減衰して
残りの電流がテイル期間TT後に消滅する。した
がつて、この変化は第２図に示したアノード電流
ITと同様であるが、アノード電圧VAK，VAK′特性
の両者は著しく異なるものとなる。これは、図示
の如くスナバコンデンサ６′が直流電源１に接続
されてなるスナバ抵抗７′により、スナバコンデ
ンサ６′はSIサイリスタ８の導通期間中に常に直
流電源１電圧ESに充電され、よつて、アノード電
圧VAK′はフオール期間終了後直ちに電源電圧値
以上を示すことになる。なお、このときのスパイ
ク電圧ΔVC′は前述の主回路のインダクタンス成
分に生じて式(2)で与えられる。さらに、SIサイリ
スタ８が時点TONでターンオンすると、アノード
電流IT′は図示の如くに増加するものとなつて、
スナバコンデンサ６′に蓄えられた電荷を放電す
る接続を有せずスナバ抵抗７′による電力損失が
生じない。
かくの如く、本実施例はSIサイリスタ８をその
性能を十分に発揮せしめスナバ回路のインピーダ
ンス素子部分において電力損失を発生せず、回路
電圧、動作周波数ともに高く選定可能になるもの
であり、SIサイリスタ採用の直流スイツチ回路に
最適なスナバ回路装置を実現したものである。さ
らに、この点をより具体的に示すと、SIサイリス
タは熱破壊しにくく（dV／dt）耐量が大きいた
めターンオフ直後のアノード電圧の急上昇に耐え
られ、SIサイリスタのターンオフ時スナバコンデ
ンサの過充電電圧を低くすためにそのコンデンサ
容量を大きく選んでも、ターンオン時の電力喪失
に何ら支障をきたさないもとのすることができ
る。
性能を十分に発揮せしめスナバ回路のインピーダ
ンス素子部分において電力損失を発生せず、回路
電圧、動作周波数ともに高く選定可能になるもの
であり、SIサイリスタ採用の直流スイツチ回路に
最適なスナバ回路装置を実現したものである。さ
らに、この点をより具体的に示すと、SIサイリス
タは熱破壊しにくく（dV／dt）耐量が大きいた
めターンオフ直後のアノード電圧の急上昇に耐え
られ、SIサイリスタのターンオフ時スナバコンデ
ンサの過充電電圧を低くすためにそのコンデンサ
容量を大きく選んでも、ターンオン時の電力喪失
に何ら支障をきたさないもとのすることができ
る。
第７図は本発明の他の実施例の要部構成を示す
もので、５″はスナバダイオード、６″はスナバコ
ンデンサ、７″はスナバ抵抗、８′はSIサイリスタ
である。すなわち、第７図に示したものは、第４
図に示した直流スイツチ回路例、したがつてSIサ
イリスタ８を直流電源１の正極側より負荷３等を
介し、接続した直流電源１に通ずる系統に対し、
SIサイリスタ８′を負荷３の正電位側に配した例
である。なお、スナバダイオード５″、スナバコ
ンデンサ６″およびスナバ抵抗７″よりなるスナバ
回路構成も第４図に示したものと同様であること
明白である。よつて、第７図に示した装置は第４
図装置と同じ機能を有するものである。
もので、５″はスナバダイオード、６″はスナバコ
ンデンサ、７″はスナバ抵抗、８′はSIサイリスタ
である。すなわち、第７図に示したものは、第４
図に示した直流スイツチ回路例、したがつてSIサ
イリスタ８を直流電源１の正極側より負荷３等を
介し、接続した直流電源１に通ずる系統に対し、
SIサイリスタ８′を負荷３の正電位側に配した例
である。なお、スナバダイオード５″、スナバコ
ンデンサ６″およびスナバ抵抗７″よりなるスナバ
回路構成も第４図に示したものと同様であること
明白である。よつて、第７図に示した装置は第４
図装置と同じ機能を有するものである。
第８図は第４図装置の一変形例を示すもので、
図中第１図および第４図と同符号のものは同じ構
成部分を示している。すなわち、第８図に示した
ものは、第１図装置に具備された公知のスナバ回
路部分を第４図装置に併設する如く構成した一例
である。したがつて、かかる一例もまた第４図装
置と同様の効果が得られることは明らかである。
図中第１図および第４図と同符号のものは同じ構
成部分を示している。すなわち、第８図に示した
ものは、第１図装置に具備された公知のスナバ回
路部分を第４図装置に併設する如く構成した一例
である。したがつて、かかる一例もまた第４図装
置と同様の効果が得られることは明らかである。
以上説明したように本発明によれば、SIサイリ
スタ採用の直流スイツチ回路に有用かつ格別な装
置を提供できる。
スタ採用の直流スイツチ回路に有用かつ格別な装
置を提供できる。
第１図と第２図および第３図は公知のスナバ回
路装置を備えたGTOサイリスタ採用の直流スイ
ツチ回路例を示す回路図とその各部波形の時間推
移をそれぞれ表す説明図、第４図と第５図および
第６図は本発明の一実施例を示す回路図とその各
部波形の時間推移をそれぞれ表す説明図、第７図
は本発明の他の実施例を示す回路図、第８図は第
４図装置の一変形例を示す回路図である。 ３……負荷、４……主回路浮遊インダクタン
ス、５，５′，５″……スナバダイオード、６，
６′，６″……スナバコンデンサ、７，７′，７″…
…スナバ抵抗、８，８′，８″……静電誘導サイリ
スタ（SIサイリスタ）。
路装置を備えたGTOサイリスタ採用の直流スイ
ツチ回路例を示す回路図とその各部波形の時間推
移をそれぞれ表す説明図、第４図と第５図および
第６図は本発明の一実施例を示す回路図とその各
部波形の時間推移をそれぞれ表す説明図、第７図
は本発明の他の実施例を示す回路図、第８図は第
４図装置の一変形例を示す回路図である。 ３……負荷、４……主回路浮遊インダクタン
ス、５，５′，５″……スナバダイオード、６，
６′，６″……スナバコンデンサ、７，７′，７″…
…スナバ抵抗、８，８′，８″……静電誘導サイリ
スタ（SIサイリスタ）。
Claims (1)
- １ 直流電源と負荷と静電誘導サイリスタを少な
くとも備えてなる直流スイツチ回路において、ダ
イオードに直列にコンデンサを接続した直列接続
体を前記静電誘導サイリスタに並列接続し、該ダ
イオードとコンデンサの接続点にインピーダンス
素子の一端を接続するとともに、該インピーダン
ス素子の他端を、静電誘導サイリスタの導通期間
中前記コンデンサを充電する如く前記直流電源に
接続したことを特徴とする静電誘導サイリスタの
スナバ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16464783A JPS6057720A (ja) | 1983-09-07 | 1983-09-07 | 静電誘導サイリスタのスナバ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16464783A JPS6057720A (ja) | 1983-09-07 | 1983-09-07 | 静電誘導サイリスタのスナバ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057720A JPS6057720A (ja) | 1985-04-03 |
| JPH035691B2 true JPH035691B2 (ja) | 1991-01-28 |
Family
ID=15797150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16464783A Granted JPS6057720A (ja) | 1983-09-07 | 1983-09-07 | 静電誘導サイリスタのスナバ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057720A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0734657B2 (ja) * | 1985-04-30 | 1995-04-12 | 三菱電機株式会社 | Ｇｔｏサイリスタのスナツバ回路 |
| JP3191653B2 (ja) * | 1996-01-17 | 2001-07-23 | 三菱電機株式会社 | パワーデバイス用半導体スイッチング装置 |
-
1983
- 1983-09-07 JP JP16464783A patent/JPS6057720A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057720A (ja) | 1985-04-03 |
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