JPH0358533B2 - - Google Patents
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- JPH0358533B2 JPH0358533B2 JP6493689A JP6493689A JPH0358533B2 JP H0358533 B2 JPH0358533 B2 JP H0358533B2 JP 6493689 A JP6493689 A JP 6493689A JP 6493689 A JP6493689 A JP 6493689A JP H0358533 B2 JPH0358533 B2 JP H0358533B2
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- shot
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Description
【発明の詳細な説明】
〔概要〕
化合物半導体を用いたシヨツトキ・ゲート電界
効果トランジスタのような半導体装置を製造する
方法の改良に関し、 850℃〔℃〕以上の熱処理に耐えることができ
るシヨツトキ・ゲート電極を有する半導体装置を
製造できるようにすることを目的とし、 化合物半導体上にタングステンを含むシリサイ
ドからなるシヨツトキ・ゲート電極を形成する工
程と、次いで、該シヨツトキ・ゲート電極をマス
クとして不純物をイオン注入し該シヨツトキ・ゲ
ート電極の両側にソース領域及びドレイン領域を
形成する工程と、次いで、前記注入された不純物
を活性化する高温熱処理を行う工程と、次いで、
前記ソース領域及びドレイン領域上に所定材料の
電極を形成する工程とが含まれてなり、前記イオ
ン注入に依つて形成されたソース領域及びドレイ
ン領域の不純物濃度分布が表面から所定深さの部
分ピーク値をとり且つ表面では該ソース領域及び
ドレイン領域と前記シヨツトキ・ゲート電極とが
短絡を生じない程度に低い値をとるよう前記イオ
ン注入が実施されるよう構成する。
効果トランジスタのような半導体装置を製造する
方法の改良に関し、 850℃〔℃〕以上の熱処理に耐えることができ
るシヨツトキ・ゲート電極を有する半導体装置を
製造できるようにすることを目的とし、 化合物半導体上にタングステンを含むシリサイ
ドからなるシヨツトキ・ゲート電極を形成する工
程と、次いで、該シヨツトキ・ゲート電極をマス
クとして不純物をイオン注入し該シヨツトキ・ゲ
ート電極の両側にソース領域及びドレイン領域を
形成する工程と、次いで、前記注入された不純物
を活性化する高温熱処理を行う工程と、次いで、
前記ソース領域及びドレイン領域上に所定材料の
電極を形成する工程とが含まれてなり、前記イオ
ン注入に依つて形成されたソース領域及びドレイ
ン領域の不純物濃度分布が表面から所定深さの部
分ピーク値をとり且つ表面では該ソース領域及び
ドレイン領域と前記シヨツトキ・ゲート電極とが
短絡を生じない程度に低い値をとるよう前記イオ
ン注入が実施されるよう構成する。
本発明は、化合物半導体を用いたシヨツトキ・
ゲート電界効果トランジスタのような半導体装置
を製造する方法の改良に関する。
ゲート電界効果トランジスタのような半導体装置
を製造する方法の改良に関する。
例えばGaAsシヨツトキ・ゲート電界効果トラ
ンジスタに於けるゲート電極としては、アルミニ
ウム（Al）、金（Au）、チタン（Ti）、モリブデ
ン（Mo）、タングステン（Ｗ）、タンタル（Ta）
などの金属が用いられている。然しながら、いず
れも600〔℃〕程度の熱処理で、ゲート電極の電気
的特性、例えば障壁高さ、ｎ値（1.04）、逆方向
耐圧などが劣化し、トランジスタとしての動作は
不能になる。
ンジスタに於けるゲート電極としては、アルミニ
ウム（Al）、金（Au）、チタン（Ti）、モリブデ
ン（Mo）、タングステン（Ｗ）、タンタル（Ta）
などの金属が用いられている。然しながら、いず
れも600〔℃〕程度の熱処理で、ゲート電極の電気
的特性、例えば障壁高さ、ｎ値（1.04）、逆方向
耐圧などが劣化し、トランジスタとしての動作は
不能になる。
従つて、その程度の熱処理を加えても、特性の
劣化を生じないゲート電極が必要である。
劣化を生じないゲート電極が必要である。
近年、前記要求に応えることができるものとし
て、TiWを材料とするゲート電極が発表されて
いる。
て、TiWを材料とするゲート電極が発表されて
いる。
前記TiWを材料とするゲート電極は、それま
でのゲート電極に比較して高温に耐えることが可
能になつたが、例えば850〔℃〕以下の熱処理に対
しては、矢張り、シヨツトキ障壁が失われて電界
効果トランジスタの動作が不安定になる。
でのゲート電極に比較して高温に耐えることが可
能になつたが、例えば850〔℃〕以下の熱処理に対
しては、矢張り、シヨツトキ障壁が失われて電界
効果トランジスタの動作が不安定になる。
また、通常の製造プロセスを適用すると、その
間に腐蝕されて比抵抗が増大したり、或いは、失
われてしまう場合もある。
間に腐蝕されて比抵抗が増大したり、或いは、失
われてしまう場合もある。
本発明は、850〔℃〕以上の熱処理に耐えること
ができるシヨツトキ・ゲート電極を有する半導体
装置を製造できるようにする。
ができるシヨツトキ・ゲート電極を有する半導体
装置を製造できるようにする。
尚、本発明に於いて、シヨツトキ接触とは、電
極金属が半導体基板に直接接触してダイオード特
性が発生するもの、電極金属が半導体基板に直接
接触し更に半導体基板との間に合金を生じてダイ
オード特性が発生するもの、半導体基板表面の自
然酸化膜を介して電極金属が配設されて自然酸化
膜中のトンネル現象でダイオード特性が生じるも
のなどを含むものとする。
極金属が半導体基板に直接接触してダイオード特
性が発生するもの、電極金属が半導体基板に直接
接触し更に半導体基板との間に合金を生じてダイ
オード特性が発生するもの、半導体基板表面の自
然酸化膜を介して電極金属が配設されて自然酸化
膜中のトンネル現象でダイオード特性が生じるも
のなどを含むものとする。
本発明に依る半導体装置の製造方法に於いて
は、化合物半導体上にタングステンを含むシリサ
イドからなるシヨツトキ・ゲート電極を形成する
工程と、次いで、該シヨツトキ・ゲート電極をマ
スクとして不純物をイオン注入し該シヨツトキ・
ゲート電極の両側にソース領域及びドレイン領域
を形成する工程と、次いで、前記注入された不純
物を活性化する高温熱処理を行う工程と、次い
で、前記ソース領域及びドレイン領域上に所定材
料の電極を形成する工程とが含まれてなり、前記
イオン注入に依つて形成されたソース領域及びド
レイン領域の不純物濃度分布が表面から所定深さ
の部分でピーク値をとり且つ表面では該ソース領
域及びドレイン領域と前記シヨツトキ・ゲート電
極とが短絡を生じない程度に低い値をとるよう前
記イオン注入が実施されるよう構成する。
は、化合物半導体上にタングステンを含むシリサ
イドからなるシヨツトキ・ゲート電極を形成する
工程と、次いで、該シヨツトキ・ゲート電極をマ
スクとして不純物をイオン注入し該シヨツトキ・
ゲート電極の両側にソース領域及びドレイン領域
を形成する工程と、次いで、前記注入された不純
物を活性化する高温熱処理を行う工程と、次い
で、前記ソース領域及びドレイン領域上に所定材
料の電極を形成する工程とが含まれてなり、前記
イオン注入に依つて形成されたソース領域及びド
レイン領域の不純物濃度分布が表面から所定深さ
の部分でピーク値をとり且つ表面では該ソース領
域及びドレイン領域と前記シヨツトキ・ゲート電
極とが短絡を生じない程度に低い値をとるよう前
記イオン注入が実施されるよう構成する。
前記手段を採ることに依り、シヨツトキ・ゲー
ト電極の位置決めを自己整合方式で行うことがで
き、しかも、そのようにしても、ソース領域及び
ドレイン領域とシヨツトキ・ゲート電極とが短絡
を生ずることはない。
ト電極の位置決めを自己整合方式で行うことがで
き、しかも、そのようにしても、ソース領域及び
ドレイン領域とシヨツトキ・ゲート電極とが短絡
を生ずることはない。
第１図乃至第６図は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面
図を表し、以下、これ等の図を参照しつつ説明す
る。
為の工程要所に於ける半導体装置の要部切断側面
図を表し、以下、これ等の図を参照しつつ説明す
る。
第１図参照
(1)−１
例えばクロム（Cr）をドープした半絶縁性
GaAs基板１に厚さ例えば6000〔Å〕程度の二
酸化シリコン（SiO2）膜２を形成する。
GaAs基板１に厚さ例えば6000〔Å〕程度の二
酸化シリコン（SiO2）膜２を形成する。
(1)−２
通常のフオト・リソグラフイ技術を適用する
ことに依り、二酸化シリコン膜２のパターニン
グを行つて窓２ａを形成する。
ことに依り、二酸化シリコン膜２のパターニン
グを行つて窓２ａを形成する。
(1)−３
イオン注入法を適用することに依り、ドーズ
量を2.6×1012〔cm-2〕としてシリコン・イオン
を注入する。
量を2.6×1012〔cm-2〕としてシリコン・イオン
を注入する。
第２図参照
(2)−１
二酸化シリコン膜２を除去してから、新たに
厚さ例えば1000〔Å〕程度の外方拡散を防止す
る為の二酸化シリコン膜（図示せず）を形成す
る。
厚さ例えば1000〔Å〕程度の外方拡散を防止す
る為の二酸化シリコン膜（図示せず）を形成す
る。
(2)−２
温度を例えば850〔℃〕、また、時間を例えば
15〔分〕として熱処理を行う。これに依つて、
図示のようなｎ型層３を得ることができる。
15〔分〕として熱処理を行う。これに依つて、
図示のようなｎ型層３を得ることができる。
(2)−３
前記外方拡散を防止する為の二参加シリコン
膜を除去する。
膜を除去する。
第３図参照
(3)−１
TiWSi合金、例えばTi0.3W0.7Si2からなる合
金をスパツタ法にて被着して厚さ例えば6000
〔Å〕の合金膜を形成する。
金をスパツタ法にて被着して厚さ例えば6000
〔Å〕の合金膜を形成する。
(3)−２
エツチング・ガスをCF4＋O2（５〔％〕）とす
るドライ・エツチング法を適用し、前記合金膜
のパターニングを行つてゲート電極４を形成す
る。
るドライ・エツチング法を適用し、前記合金膜
のパターニングを行つてゲート電極４を形成す
る。
第４図参照
(4)−１
通常の技法を適用することに依り、二酸化シ
リコン膜５を形成する。
リコン膜５を形成する。
(4)−２
通常の技法を適用することに依り、二酸化シ
リコン膜５の選択的エツチングを行つて窓５ａ
を形成する。
リコン膜５の選択的エツチングを行つて窓５ａ
を形成する。
(4)−３
イオン注入法を適用することに依り、ドーズ
量を1.7×1013〔cm-2〕及び加速エネルギを175
〔KeV〕としてSiの注入を行う。
量を1.7×1013〔cm-2〕及び加速エネルギを175
〔KeV〕としてSiの注入を行う。
第５図参照
(5)−１
二酸化シリコン膜５を除去してから、新たに
厚さ例えば1000〔Å〕程度の外方拡散を防止す
る為の二酸化シリコン膜（図示せず）を形成す
る。
厚さ例えば1000〔Å〕程度の外方拡散を防止す
る為の二酸化シリコン膜（図示せず）を形成す
る。
(5)−２
温度を例えば800〔℃〕、また、時間を例えば
15〔分〕として熱処理を行う。
15〔分〕として熱処理を行う。
これに依つて、図示のようなn+型領域６及
び７を得ることができる。
び７を得ることができる。
(5)−３
前記外方拡散を防止する為の二参加シリコ
ン膜を除去する。
ン膜を除去する。
この工程で形成されたn+型領域６及び７
の不純物濃度はピーク部分で１×1018〔cm
-3〕、そして、ｎ型層３のそれは同じくピー
ク部分で１×1017〔cm-3〕であつた。
の不純物濃度はピーク部分で１×1018〔cm
-3〕、そして、ｎ型層３のそれは同じくピー
ク部分で１×1017〔cm-3〕であつた。
第６図参照
(6)−１
必要に応じて、GaAsの部分の表面を100
〔Å〕程度エツチングする。尚、このときのエ
ツチング液としてはKOH＋H2O2を使用して良
い。
〔Å〕程度エツチングする。尚、このときのエ
ツチング液としてはKOH＋H2O2を使用して良
い。
(6)−２
通常の技法を適用することに依り、n+型領
域６及び７上に電極８及び９を形成して完成す
る。尚、電極材料としては、AuGe／Au系を
使用して良い。
域６及び７上に電極８及び９を形成して完成す
る。尚、電極材料としては、AuGe／Au系を
使用して良い。
このようにして製造した半導体装置に関する
具体的データを挙げると次の通りである。
具体的データを挙げると次の通りである。
ゲート長：1.4〔μｍ〕
ゲート幅：200〔μｍ〕
ソース・ドレイン間隔：６〔μｍ〕
相互コンダクタンスgn：23〔ｍＳ〕
ソース・ゲート間容量Cgs：0.21〔pF〕
遮断周波数fT：12.3〔ＣHz〕
シヨツトキ・ゲートについて
ｎ値：1.18
バリヤ・ハイト：0.78
破壊電圧：10〔Ｖ〕
ところで、本発明では、n+型領域６及び７
をシヨツトキ・ゲート電極４をマスクにした自
己整合方式で形成しているので、通常であれば
シヨツトキ・ゲート電極４とn+型領域６及び
７との短絡が懸念されるところであるが、これ
は全く問題にならない。即ち、前記したよう
に、イオン注入法などを適用してn+型領域６
並びに７を形成すると、そこでの不純物濃度分
布は第７図の見られるようにガウシアン分布と
なり、ピークは深さで例えば0.15〔μｍ〕のと
ころに生成され、そこで１×1018〔cm-3〕程度
であれば、表面では１×1017〔cm-3〕程度にな
つて５〔Ｖ〕以上の耐圧が得られる。また、工
程(6)−１に記述したように、n+型領域６並び
に７の表面をエツチングした場合、第６図から
明らかであるが、該表面はシヨツトキ・ゲート
電極４とｎ型層３との界面よりも低くなつて、
耐圧は更に高くなる。
をシヨツトキ・ゲート電極４をマスクにした自
己整合方式で形成しているので、通常であれば
シヨツトキ・ゲート電極４とn+型領域６及び
７との短絡が懸念されるところであるが、これ
は全く問題にならない。即ち、前記したよう
に、イオン注入法などを適用してn+型領域６
並びに７を形成すると、そこでの不純物濃度分
布は第７図の見られるようにガウシアン分布と
なり、ピークは深さで例えば0.15〔μｍ〕のと
ころに生成され、そこで１×1018〔cm-3〕程度
であれば、表面では１×1017〔cm-3〕程度にな
つて５〔Ｖ〕以上の耐圧が得られる。また、工
程(6)−１に記述したように、n+型領域６並び
に７の表面をエツチングした場合、第６図から
明らかであるが、該表面はシヨツトキ・ゲート
電極４とｎ型層３との界面よりも低くなつて、
耐圧は更に高くなる。
シヨツトキ・ゲート電極に於ける逆方向耐圧
を維持するには次のような手段をとることが考
えられる。
を維持するには次のような手段をとることが考
えられる。
(a) n+型領域６並びに７のドーズ量を低下させ
る。
る。
(b) n+型領域６並びに７を形成後、シヨツト
キ・ゲート電極４をエツチングして細くする。
キ・ゲート電極４をエツチングして細くする。
(c) シヨツトキ・ゲート電極４を絶縁化する。
(d) n+型領域６並びに７の表面をエツチングす
る。
る。
(e) n+型領域６並びに７を形成する前にマスク
となるシヨツトキ・ゲート電極４を加工して傘
型にするか、傘型を構成するマスクを別設して
からイオン注入を行う。
となるシヨツトキ・ゲート電極４を加工して傘
型にするか、傘型を構成するマスクを別設して
からイオン注入を行う。
(f) イオン注入のエネルギを高くしてプロジエク
ト・レインジを深くする。
ト・レインジを深くする。
本発明では、前記(f)の手段を採ることが基本に
なつているが、必要に応じて他の手段を併用して
良く、前記実施例では、該(f)の手段と(d)の手段と
を併用している。尚、該(d)の手段は、他の手段と
比較すると、実施が比較的容易で、且つ、そのわ
りに効果が大きい旨の利点がある。
なつているが、必要に応じて他の手段を併用して
良く、前記実施例では、該(f)の手段と(d)の手段と
を併用している。尚、該(d)の手段は、他の手段と
比較すると、実施が比較的容易で、且つ、そのわ
りに効果が大きい旨の利点がある。
因みに、GaAsn+型領域に帯するシヨツトキ逆
方向耐圧に関するデータを示すと次の通りであ
る。
方向耐圧に関するデータを示すと次の通りであ
る。
不純物濃度が２×1018〔cm-3〕の場合
−１ エピタキシヤル成長などに依るn+型平
坦層では0.85〔Ｖ〕 −２ Siイオン注入に依りガウシアン分布を有
するn+型層であつて、Ｅ：175〔KeV〕、RP：
0.150〔μ〕であれば3.65〔Ｖ〕 −３ −２に於いてＥ：350〔KeV〕、RP：
0.306〔μ〕であれば7.77〔Ｖ〕 不純物が１×1018〔cm-3〕の場合 −１ エピタキシヤル成長などに依るn+型平
坦層では1.69〔Ｖ〕 −２ Siイオン注入に依りガウシアン分布を有
するn+型層であつて、Ｅ：175〔KeV〕、RP：
0.15〔μ〕であれば5.27〔Ｖ〕 −３ −２に於いてＥ：350〔KeV〕、RP：
0.306〔μ〕であれば10.2〔Ｖ〕 不純物濃度が５×1017〔cm-3〕の場合 −１ エピタキシヤル成長などに依るn+型平
坦層では3.39〔Ｖ〕 −２ Siイオン注入に依りガウシアン分布を有
するn+型層であつて、Ｅ：175〔KeV〕、RP：
0.150〔μ〕であれば7.50〔Ｖ〕 −３ −２に於いてＥ：350〔KeV〕、RP：
0.306〔μ〕であれば13.3〔Ｖ〕 ところで、本発明に於いて、シヨツトキ・ゲー
ト電極の位置を自己整合で決定できること、即
ち、シヨツトキ・ゲート電極を形成してからイオ
ン注入を行い、その活性化熱処理を行うことがで
きるのは、電極材料として高融点金属シリサイド
を使用した点に負うところが大きいので、ここに
TiWとTiWSiとを比較してデータを示すと次の
通りである。
坦層では0.85〔Ｖ〕 −２ Siイオン注入に依りガウシアン分布を有
するn+型層であつて、Ｅ：175〔KeV〕、RP：
0.150〔μ〕であれば3.65〔Ｖ〕 −３ −２に於いてＥ：350〔KeV〕、RP：
0.306〔μ〕であれば7.77〔Ｖ〕 不純物が１×1018〔cm-3〕の場合 −１ エピタキシヤル成長などに依るn+型平
坦層では1.69〔Ｖ〕 −２ Siイオン注入に依りガウシアン分布を有
するn+型層であつて、Ｅ：175〔KeV〕、RP：
0.15〔μ〕であれば5.27〔Ｖ〕 −３ −２に於いてＥ：350〔KeV〕、RP：
0.306〔μ〕であれば10.2〔Ｖ〕 不純物濃度が５×1017〔cm-3〕の場合 −１ エピタキシヤル成長などに依るn+型平
坦層では3.39〔Ｖ〕 −２ Siイオン注入に依りガウシアン分布を有
するn+型層であつて、Ｅ：175〔KeV〕、RP：
0.150〔μ〕であれば7.50〔Ｖ〕 −３ −２に於いてＥ：350〔KeV〕、RP：
0.306〔μ〕であれば13.3〔Ｖ〕 ところで、本発明に於いて、シヨツトキ・ゲー
ト電極の位置を自己整合で決定できること、即
ち、シヨツトキ・ゲート電極を形成してからイオ
ン注入を行い、その活性化熱処理を行うことがで
きるのは、電極材料として高融点金属シリサイド
を使用した点に負うところが大きいので、ここに
TiWとTiWSiとを比較してデータを示すと次の
通りである。
Ａ 比抵抗（850〔℃〕、15〔分〕の熱処理後）
Ａ−１ TiW（Ti：10〔重量％〕では、２〜３×
104〔Ω・cm〕 Ａ−２ TixW1-XSi2（Ti：10〔重量％〕）では、 0.8〜１×10-4〔Ω・cm〕 Ｂ HF〔conc〕に対する腐蝕 Ｂ−１ TiW（Ti：10〔重量％〕）では、１〔μ
ｍ／分〕 Ｂ−２ TixW1-xSi2（Ti：10〔重量％〕）では、 1900〔Å／分〕 Ｃ NH4F：HF＝10：１に対する腐蝕 Ｃ−１ TiW（Ti：10〔重量％〕）では、 1200〔Å／分〕 Ｃ−２ TxW1-xSi2（Ti：10〔重量％〕）では、 267〔Å／分〕 Ｄ 850〔℃〕、15〔分〕の熱処理後のシヨツトキ接
合安定性 Ｄ−１ TiW（Ti：10〔重量％〕では、約50〔％〕
が劣化し不安定 Ｄ−２ TixW1-xSi2（Ti：10〔重量％〕）では、 約100〔％〕が安定なシヨツトキ特性バリ
ヤ・ハイト：0.78〔Ｖ〕 ｎ値：1.18 前記実施例に於いて、ゲート電極の材料として
TiWSiを用いたが、この組成のうち、TiはGaAs
に対する密着性の向上を目的として含有させたも
のであり、これは、ＷとSiとの組成比を最適化し
て密着性を向上させることで不要にすることがで
きる。
104〔Ω・cm〕 Ａ−２ TixW1-XSi2（Ti：10〔重量％〕）では、 0.8〜１×10-4〔Ω・cm〕 Ｂ HF〔conc〕に対する腐蝕 Ｂ−１ TiW（Ti：10〔重量％〕）では、１〔μ
ｍ／分〕 Ｂ−２ TixW1-xSi2（Ti：10〔重量％〕）では、 1900〔Å／分〕 Ｃ NH4F：HF＝10：１に対する腐蝕 Ｃ−１ TiW（Ti：10〔重量％〕）では、 1200〔Å／分〕 Ｃ−２ TxW1-xSi2（Ti：10〔重量％〕）では、 267〔Å／分〕 Ｄ 850〔℃〕、15〔分〕の熱処理後のシヨツトキ接
合安定性 Ｄ−１ TiW（Ti：10〔重量％〕では、約50〔％〕
が劣化し不安定 Ｄ−２ TixW1-xSi2（Ti：10〔重量％〕）では、 約100〔％〕が安定なシヨツトキ特性バリ
ヤ・ハイト：0.78〔Ｖ〕 ｎ値：1.18 前記実施例に於いて、ゲート電極の材料として
TiWSiを用いたが、この組成のうち、TiはGaAs
に対する密着性の向上を目的として含有させたも
のであり、これは、ＷとSiとの組成比を最適化し
て密着性を向上させることで不要にすることがで
きる。
尚、本発明に於いて、合金膜の組成は科学量的
合金に限られるものではなく、当該科学量論値と
は若干異なつていてもよい。
合金に限られるものではなく、当該科学量論値と
は若干異なつていてもよい。
本発明に依る半導体装置の製造方法に於いて
は、化合物半導体上にタングテンを含むシリサイ
ドからなるシヨツトキ・ゲート電極を形成し、該
シヨツトキ・ゲート電極をマスクとして不純物を
イオン注入して該シヨツトキ・ゲート電極の両側
にソース領域及びドレイン領域を形成し、前記注
入された不純物を活性化する高温熱処理を行い、
前記ソース領域及びドレイン領域上に所定材料の
電極を形成し、前記イオン注入に依つて形成され
たソース領域及びドレイン領域の不純物濃度分布
が表面から所定深さの部分でピーク値をとり且つ
表面では該ソース領域及びドレイン領域と前記シ
ヨツトキ・ゲート電極とが短絡を生じない程度に
低い値をとるように前記イオン注入を実施してい
る。
は、化合物半導体上にタングテンを含むシリサイ
ドからなるシヨツトキ・ゲート電極を形成し、該
シヨツトキ・ゲート電極をマスクとして不純物を
イオン注入して該シヨツトキ・ゲート電極の両側
にソース領域及びドレイン領域を形成し、前記注
入された不純物を活性化する高温熱処理を行い、
前記ソース領域及びドレイン領域上に所定材料の
電極を形成し、前記イオン注入に依つて形成され
たソース領域及びドレイン領域の不純物濃度分布
が表面から所定深さの部分でピーク値をとり且つ
表面では該ソース領域及びドレイン領域と前記シ
ヨツトキ・ゲート電極とが短絡を生じない程度に
低い値をとるように前記イオン注入を実施してい
る。
前記構成を採ることに依り、シヨツトキ・ゲー
ト電極の位置決めを自己整合方式で行うことがで
き、しかも、そのようにしても、ソース領域及び
ドレイン領域とシヨツトキ・ゲート電極とが短絡
を生ずることはなく、従つて、化合物半導体を材
料とする半導体装置を高集積化するのに有効であ
る。
ト電極の位置決めを自己整合方式で行うことがで
き、しかも、そのようにしても、ソース領域及び
ドレイン領域とシヨツトキ・ゲート電極とが短絡
を生ずることはなく、従つて、化合物半導体を材
料とする半導体装置を高集積化するのに有効であ
る。
第１図乃至第６図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図、第７図は不純物濃度分布を説明する為の線図
をそれぞれ表している。 図に於いて、１は基板、２は二酸化シリコン
膜、３はｎ型層、４はゲート電極、６及び７は
n+型領域、８及び９は電極をそれぞれ示してい
る。
為の工程要所に於ける半導体装置の要部切断側面
図、第７図は不純物濃度分布を説明する為の線図
をそれぞれ表している。 図に於いて、１は基板、２は二酸化シリコン
膜、３はｎ型層、４はゲート電極、６及び７は
n+型領域、８及び９は電極をそれぞれ示してい
る。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体上にタングステンを含むシリサ
イドからなるシヨツトキ・ゲート電極を形成する
工程と、 次いで、該シヨツトキ・ゲート電極をマスクと
して不純物をイオン注入し該シヨツトキ・ゲート
電極の両側にソース領域及びドレイン領域を形成
する工程と、 次いで、前記注入された不純物を活性化する高
温熱処理を行う工程と、 次いで、前記ソース領域及びドレイン領域上に
所定材料の電極を形成する工程と が含まれてなり、 前記イオン注入に依つて形成されたソース領域
及びドレイン領域の不純物濃度分布が表面から所
定深さの部分でピーク値をとり且つ表面では該ソ
ース領域及びドレイン領域と前記シヨツトキ・ゲ
ート電極とが短絡を生じない程度に低い値をとる
よう前記イオン注入が実施されることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493689A JPH0249434A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493689A JPH0249434A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55189544A Division JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0249434A JPH0249434A (ja) | 1990-02-19 |
| JPH0358533B2 true JPH0358533B2 (ja) | 1991-09-05 |
Family
ID=13272415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6493689A Granted JPH0249434A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249434A (ja) |
-
1989
- 1989-03-18 JP JP6493689A patent/JPH0249434A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249434A (ja) | 1990-02-19 |
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