JPH0358688A - タイムベースコレクタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はタイムベースコレクタに関シ、特に、磁気記録
再生装置及びテレビジョン受像機等の映像信号の時間軸
補正処理を行なうタイムベースコレクタに関する。

［従来の技術コ 従来から、映像信号の時間軸補正処理を行なうタイムベ
ースコレクタとして、第２図に示す構成のものが知られ
ている。

第２図に示すように、このタイムベースコレクタは、書
き込みアドレスカウンタ２４からの書き込みアドレスと
読み出しアドレスカウンタ２５からの読み出しアドレス
とが夫々メモリ２２に供給された構成となっている。入
力端子２１に入力された入力信号（映像信号）はメモリ
２２に入力される。書き込みアドレスカウンタ２４は入
力信号に同期したクロックで動作し、メモリ２２に対し
入力信号の書き込みアドレスを生威し出力する。

読み出しアドレスカウンタ２５は時間軸エラーがない基
準クロックで動作し、メモリ２２に書き込まれたデータ
を読み出すための読み出しアドレスを生威し出力する。

従って、メモリ２２に書き込まれた映像信号に時間軸エ
ラーがあった場合でも、メモリ２２の出力は出力端子２
３から時間軸エラーがない信号として出力される。

［発明が解決しようとする課題コ しかしながら、上述した従来のタイムベースコレクタは
、入力信号に同期したクロックで入力信号を書き込み、
時間軸エラーがないクロックでデータを読み出すので、
入力信号に同期したクロックに変動が生じた場合に、書
き込みアドレスカウンタの値が読み出しアドレスカウン
タの値を追い越したり、又は引き離すことにより、書き
込みアドレスカウンタの値と読み出しアドレスカウンタ
の値との差が不安定になり、メモリから正しいデータを
読み出すことができなくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
書き込みアドレスカウンタの値と読み出しアドレスカウ
ンタの値との差が不安定になるのを防止することができ
、メモリから常に正しいデータを読み出すことを可能に
ずるタイムベースコレクタを提供することを目的とする
。

［課題を解決するための手段］ 本発明に係るタイムベースコレクタは、入力信号に同期
したクロックで動作し書き込みアドレスを出力する書き
込みアドレスカウンタと、基準クロックで動作し読み出
しアドレスを出力する読み出しアドレスカウンタと、前
記書き込みアドレスカウンタからの書き込みアドレスに
従って前記人力信号を記憶すると共に、前記読み出しア
ドレスカウンタからの読み出しアドレスに従って前記記
憶された入力信号を出力するメモリと、基準同期信号を
入力して垂直ブランキング信号及び垂直ブランキング期
間の複合同期信号を出力する同期信号発生回路と、前記
メモリからの出力信号に前記複合同期信号を付加する同
期処理回路と、前記垂直ブランキング信号を入力して前
記書き込みアドレスカウンタの値と前記読み出しアドレ
スカウンタの値との差を一定値に補正するアドレス補正
回路とを有することを特徴とする。

［作用］ 本発明においては、入力信号の垂直ブランキング期間に
同期信号発生回路が垂直ブランキング信号と複合同期信
号とを出力する。そして、同期処理回路はメモリからの
出力信号に前記複合同期信号を付加する。このため、垂
直ブランキング期間においては、メモリからデータを読
み出す必要がない。

アドレス補正回路はこの垂直ブランキング期間を利用し
て、書き込みアドレスカウンタの値と読み出しアドレス
カウンタの値との差が所定値になるように、読み出しア
ドレスカウンタの値を補正する。これにより、前記書き
込みアドレスカウンタの値と読み出しアドレスカウンタ
の値が不安定になるのが防止される。

［実施例］ 次に、本発明の実施例について添付の図面を参一５一 照して説明する。

第１図は本発明の実施例に係るタイムベースコレクタを
示すブロック図である。第１図に示すように、書き込み
アドレスカウンタ１５からの書き込みアドレスと読み出
しアドレスカウンタ１６からの読み出しアドレスとは夫
々メモリ１２に与えられている。一方、基準同期信号が
同期信号発生回路ｌ８に入力されており、これにより同
期信号発生回路１８から出力される垂直ブランキング信
号及び複合同期信号が夫々アドレス補正回路１７及び同
期処理回路１３に供給されている。アドレス補正回路１
７は書き込みアドレスカウンタ１５と読み出しアドレス
カウンタ１６の値の差を補正するために設けられており
、同期処理回路１３はメモリ１２からの出力信号に複合
同期信号を付加するために設けられている。

次に、とのタイムベースコレクタの動作について説明す
る。

入力端子１１からメモリ１２に入力された映像信号は、
この映像信号に同期したクロックで動作＝６− する書き込みアドレスカウンタ１５によって生成された
書き込みアドレスに従ってメモリ１２に書き込まれる。

そして、メモリ１２に書き込まれた映像信号は、時間軸
エラーがない基準クロックで動作する読み出しアドレス
カウンタ１６によって生成された読み出しアドレスに従
って読み出される。

一方、同期信号発生回路１８は、基準同期信号端子１９
から入力された基準同期信号に基づいて、垂直ブランキ
ング期間の垂直ブランキング信号及び複合同期信号を生
成し、前記垂直ブランキング信号をアドレス補正回路１
７に出力すると共に、前記複合同期信号を同期処理回路
工３に出力する。

同期処理回路１３はメモリ１２から読み出された映像信
号に前記複合同期信号を付加する。このため、垂直ブラ
ンキング期間においては、メモリ１２からデータを読み
出す必要がない。

従って、アドレス補正回路１７は前記垂直ブランキング
信号を受信すると、垂直ブランキング期間を利用して書
き込みアドレスカウンタ１５の値と読み出しアドレスカ
ウンタ１６の値との差が所定値になるように、読み出し
アドレスカウンタ１６の値を補正する。これにより、両
アドレスカウンタ１５．１６の値が不安定になるのを防
止することができる。

［発明の効果コ 以上説明したように本発明によれば、映像信号の垂直ブ
ランキング期間に書き込みアドレスカウンタの値と読み
出しアドレスカウンタの値との差を補正してその差を一
定値に維持することができるので、書き込みアドレスカ
ウンタの値が読み出しアドレスカウンタの値を追い越し
たり、又は弓き離すことを防止することができる。従っ
て、メモリから常に正しいデータを読み出すことができ
、安定した映像信号を出力することができる。

【図面の簡単な説明】

第１図は本発明の実施例に係るタイムベースコレクタを
示すブロック図、第２図は従来のタイムベースコレクタ
を示すブロック図である。 １１，２１；入力端子、１２，２２；メモリ、１３；同
期処理回路、１４．２３；出力端子、１５．２４；書き
込みアドレスカウンタ、ＩＣ３．２５；読み出しアドレ
スカウンタ、１７：アドレス補正回路、１８；同助信号
発生回路、１９；基準同期信号端子

Claims (1)

【特許請求の範囲】
1. （１）入力信号に同期したクロックで動作し書き込みア
   ドレスを出力する書き込みアドレスカウンタと、基準ク
   ロックで動作し読み出しアドレスを出力する読み出しア
   ドレスカウンタと、前記書き込みアドレスカウンタから
   の書き込みアドレスに従って前記入力信号を記憶すると
   共に、前記読み出しアドレスカウンタからの読み出しア
   ドレスに従って前記記憶された入力信号を出力するメモ
   リと、基準同期信号を入力して垂直ブランキング信号及
   び垂直ブランキング期間の複合同期信号を出力する同期
   信号発生回路と、前記メモリからの出力信号に前記複合
   同期信号を付加する同期処理回路と、前記垂直ブランキ
   ング信号を入力して前記書き込みアドレスカウンタの値
   と前記読み出しアドレスカウンタの値との差を一定値に
   補正するアドレス補正回路とを有することを特徴とする
   タイムベースコレクタ。