JPH0360064A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0360064A JP1195175A JP19517589A JPH0360064A JP H0360064 A JPH0360064 A JP H0360064A JP 1195175 A JP1195175 A JP 1195175A JP 19517589 A JP19517589 A JP 19517589A JP H0360064 A JPH0360064 A JP H0360064A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体装置およびその製造方法に関するもので
ある。
［従来の技術］ 集積回路等の半導体装置において、抵抗素子を形成する
場合、抵抗体薄膜をシリコン薄膜で挟んだものがある。
シリコン薄膜は抵抗体薄膜を保護するためのものである
。
第４図は、上記構造を有した抵抗素子を集積回路に用い
たときの一例を示したものである。
同図において、１１は絶縁層であり、半導体基板（図示
せず。）上に形成されたものである。１２は薄膜状に形
成されたシリコン層、１３はこのシリコン層１２上に薄
膜状に形成された抵抗体層、１４はこの抵抗体層１３上
に形成されたシリコン層である。１６はシリコン層１４
を被覆する保護絶縁層であり、通常は酸化シリコンが用
いられる。
１８は金属層であり、コンタクトホール１７を介して抵
抗体層１３に接続されるものである。
［解決しようとする課題］ 上記従来の抵抗素子では、シリコン層１２および１４の
膜厚は・、以下の理由により制限されていた。膜厚が薄
すぎると、シリコン層１２および１４が抵抗体層１３を
十分に保護することができない。一方、膜厚が厚すぎる
と、シリコン層１４と金属層１８との間で共晶反応が生
じ、抵抗値が変動する。これらのことから、シリコン層
１４の膜厚は３ナノメ一タ程度に限定され、シリコン層
１４の膜厚の制御が難しかった。
また、上記従来の抵抗素子では、製造工程の途中でシリ
コン層１４の表面が大気に晒されるため、シリコン層１
４が酸化されて酸化シリコンが形成される。そのため、
保護絶縁層１６をエツチングしてコンタクトホールを形
成する際、本来エツチングのストッパーとして機能する
はずのシリコン層１４も同時にエツチングされてしまう
。その結果、抵抗体層１３までもエツチング作用を受け
、コンタクト不良や抵抗値の変動が生じるという問題が
あった。
本発明の第１の目的は、シリコン層の膜厚の制御が容易
な半導体装置およびその製造方法を得ることである。
本発明の第２の目的は、コンタクト不良や抵抗値の変動
が生じない半導体装置およびその製造方法を得ることで
ある。
［課題を解決するための手段］ 本発明における半導体装置は、抵抗体層の上下を上層シ
リコン層および下層シリコン層で挟み、上層シリコン層
上に酸化シリコン層を形成したものである。
さらに、本発明では、抵抗体層に接続される電極を得る
ため、上記半導体装置の酸化シリコン層を被覆する保護
絶縁層を設け、この保護絶縁層および酸化シリコン層を
エツチングして上層シリコン層を露出させ、上層シリコ
ン層の露出表面に接するように金属層を形成している。
［実施例］ 以下、添付図面に基いて本発明の一実施例の説明を行う
。
第１図〜第３図は、本発明における製造工程の一実施例
を示したものである。
まず、各構成゛要素の説明を行なう。
１は下部絶縁層であり、シリコン基板（図示せず。）上
に、酸化シリコン等の絶縁物を用いて形成されている。
２は下層シリコン層であり、真性シリコンまたはリンや
ボロン等をドーピングした不純物シリコンで形成されて
いる。
３は抵抗体層であり、ＣｒＳｉ系やＮｉＣｒ系のものを
用いて形成されている。
４は上層シリコン層であり、真性シリコンまたはリン（
Ｐ）やボロン（Ｂ）等をドーピングした不純物シリコン
で形成されている。
５は酸化シリコン層であり、−酸化シリコン（Ｓｉｎ）
または二酸化シリコン（Ｓ　ｉ　０２　）あるいはこれ
らの混合物で形成されている。
６は保護絶縁層であり、酸化シリコンを用いて形成され
ている。
７はコンタクト部であり、後述の金属層８と接する上層
シリコン層の表面を指す。
８は金属層であり、アルミニウム（ＡＩ）またはアルミ
ニウムにシリコンを１パ一セント程度混合したものが用
いられる。
つぎに、製造工程の説明を行なう。
シリコン半導体基板（図示せず。）上に下部絶縁層１を
形成する。この下部絶縁層１上に、下層シリコン層２、
抵抗体層３、上層シリコン層４および酸化シリコン層５
を、スパッタ蒸着法により、真空を破らずに順次形成す
る。上層シリコン層４は大気に晒されることがないので
、酸化されることはない。そのため、上層シリコン層４
の膜厚を薄くする（３ナノメータ以下）ことが可能であ
る。
引き続き、下層シリコン層２、抵抗体層３、上層シリコ
ン層４および酸化シリコン層５を所定の形状にパターニ
ングする。（第１図） 保護絶縁層６を、ＣＶＤ法を用いて、酸化シリコン層５
を覆うように形成する。引き続き、コンタクトホールを
形成するため、保護絶縁層６および酸化シリコン層５を
フッ酸を主成分とするエツチング液を用いてエツチング
する。上層シリコン層４は酸化作用を受けていないため
、これがエツチングのストッ・バーとして働き、抵抗体
層３がエツチングされることはない。エツチングにより
露出した上層シリコン層４の表面がコンタクト部７とな
る。（第２図） 配線用の電極となる金属層８をコンタクト部７に接する
ように形成する。（第３図） 以上の工程により、第３図に示す半導体装置が得られる
。
［効果］ 本発明では、上層シリコン層上に酸化シリコン層を設け
たため、上層シリコン層の膜厚を薄くしても保護膜とし
ての機能を果たすことができ、上層シリコン層の膜厚の
制御が容易になる。
また、上層シリコン層が酸化作用を受けないため、保護
絶縁層および酸化シリコン層をエツチングする際に上層
シリコン層がエツチングのストッパーとして働き、抵抗
体層がエツチングされない。
そのため、従来見られたコンタクト不良や抵抗値の変動
を低域することができる。
【図面の簡単な説明】
第１図〜第３図は本発明の一実施例を示した製造工程の
断面図である。第４図は従来例を示した断面図である。 ２・・・・・・下層シリコン層 ３・・・・・・抵抗体層 ４・・・・・・上層シリコン層 ５・・・・・・酸化シリコン層 ６・・・・・・保護絶縁層 ７・・・・・・コンタクト部 ８・・・・・・金属層 以上

Claims (4)

    【特許請求の範囲】
  1. （１）シリコンを主成分として薄膜状に形成された下層
    シリコン層と、 上記下層シリコン層上に薄膜状に形成された抵抗体層と
    、 上記抵抗体層上にシリコンを主成分として薄膜状に形成
    された上層シリコン層と、 上記上層シリコン層上に薄膜状に形成された酸化シリコ
    ン層と からなる半導体装置。
  2. （２）シリコンを主成分とする下層シリコン層を薄膜状
    に形成する工程と、 上記下層シリコン層上に抵抗体層を薄膜状に形成する工
    程と、 上記抵抗体層上にシリコンを主成分とする上層シリコン
    層を薄膜状に形成する工程と、 上記上層シリコン層上に酸化シリコン層を薄膜状に形成
    する工程と からなる半導体装置の製造方法。
  3. （３）シリコンを主成分として薄膜状に形成された下層
    シリコン層と、 上記下層シリコン層上に薄膜状に形成された抵抗体層と
    、 上記抵抗体層上にシリコンを主成分として薄膜状に形成
    され、その表面にコンタクト部を有する上層シリコン層
    と、 上記上層シリコン層の上記コンタクト部上部を除いて、
    上記上層シリコン層上に薄膜状に形成された酸化シリコ
    ン層と 上記上層シリコン層の上記コンタクト部上部を除いて、
    上記上層シリコン層を被覆するように形成された保護絶
    縁層と、 上記上層シリコン層の上記コンタクト部に接する金属層
    と からなる半導体装置。
  4. （４）シリコンを主成分とする下層シリコン層を薄膜状
    に形成する工程と、 上記下層シリコン層上に抵抗体層を薄膜状に形成する工
    程と、 上記抵抗体層上にシリコンを主成分とする上層シリコン
    層を薄膜状に形成する工程と、 上記上層シリコン層上に酸化シリコン層を薄膜状に形成
    する工程と 上記上層シリコン層を被覆するように保護絶縁層を形成
    する工程と、 上記保護絶縁層および上記酸化シリコン層の一部を除去
    して上記上層シリコン層の一部を露出させてコンタクト
    部を得る工程と、 露出した上記上層シリコン層のコンタクト部に接するよ
    うに金属層を形成する工程と からなる半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
KR940008883B1 (ko) * 1992-04-08 1994-09-28 삼성전자 주식회사 박막저항의 제조방법
TW468271B (en) * 1999-03-26 2001-12-11 United Microelectronics Corp Thin film resistor used in a semiconductor chip and its manufacturing method
US6701495B1 (en) * 2002-09-23 2004-03-02 Lsi Logic Corporation Model of the contact region of integrated circuit resistors
US7239006B2 (en) * 2004-04-14 2007-07-03 International Business Machines Corporation Resistor tuning

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143252A (ja) * 1987-11-27 1989-06-05 Nec Corp 半導体装置
US4948747A (en) * 1989-12-18 1990-08-14 Motorola, Inc. Method of making an integrated circuit resistor

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