JPH04106945A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04106945A JPH04106945A JP22483790A JP22483790A JPH04106945A JP H04106945 A JPH04106945 A JP H04106945A JP 22483790 A JP22483790 A JP 22483790A JP 22483790 A JP22483790 A JP 22483790A JP H04106945 A JPH04106945 A JP H04106945A
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- electrode
- oxide film
- semiconductor device
- semiconductor substrate
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に、半導体基板上に形
成された評価用素子を有する半導体装置の構造に関する
。
成された評価用素子を有する半導体装置の構造に関する
。
従来の半導体装置のうち特にＭＯ３型半導体は、近年高
速化に伴い、ＬＤＤ構造が多く採用されている。前記Ｌ
ＤＤ構造を有するＭＯ３型半導体は、１つの特徴として
、ゲート電極側壁に、サイドウオールを有している。以
下に、前記サイドウオールを形成する製造工程を、第３
図（ａ）〜第３図（ｃ）に基づき説明する。
速化に伴い、ＬＤＤ構造が多く採用されている。前記Ｌ
ＤＤ構造を有するＭＯ３型半導体は、１つの特徴として
、ゲート電極側壁に、サイドウオールを有している。以
下に、前記サイドウオールを形成する製造工程を、第３
図（ａ）〜第３図（ｃ）に基づき説明する。
■第３図（ａ）は、ＭＯ３型半導体装置の製造工程断面
図であり、半導体基板１上に、ゲート酸化膜３、不純物
拡散層４、ゲート電極５が形成されている。なお、図中
２は素子分前膜である。
図であり、半導体基板１上に、ゲート酸化膜３、不純物
拡散層４、ゲート電極５が形成されている。なお、図中
２は素子分前膜である。
■前記半導体基板１上に、酸化膜６を、第３図（ｂ）の
様に形成する。
様に形成する。
■前記酸化膜６を、反応性イオンエツチング法により異
方性エツチングを行い、ゲート電極５の側壁に、サイド
ウオール７を形成する。
方性エツチングを行い、ゲート電極５の側壁に、サイド
ウオール７を形成する。
この際に、第３図（Ｃ）の様に、ゲート電極５及び不純
物拡散層４上に、前記反応性イオンエツチング条件のバ
ラツキによって、薄い酸化Ｉ！ＩＩ８が残る場合がある
。
物拡散層４上に、前記反応性イオンエツチング条件のバ
ラツキによって、薄い酸化Ｉ！ＩＩ８が残る場合がある
。
しかしながら、前記の薄い酸化膜８が、次工程のイオン
打込工程の際に、イオンの透過膜となる場合、抵抗値等
がバラツク要因となる。したがって、バラツキの少ない
素子を得る為には、薄い酸化膜８の有無を管理する必要
がある。
打込工程の際に、イオンの透過膜となる場合、抵抗値等
がバラツク要因となる。したがって、バラツキの少ない
素子を得る為には、薄い酸化膜８の有無を管理する必要
がある。
ところが、従来の半導体装置においては、前記の薄い酸
化膜８の有無を管理する方法がなかった。
化膜８の有無を管理する方法がなかった。
そこで、本発明は、この様な課題を解決しようとするも
ので、その目的とするところは、前記の薄い酸化＃８の
有無を、電気的に評価し、工程管理を行うことにより、
特性バラツキの少ない素子を得るところにある。
ので、その目的とするところは、前記の薄い酸化＃８の
有無を、電気的に評価し、工程管理を行うことにより、
特性バラツキの少ない素子を得るところにある。
本発明の半導体装置は、半導体基板上に、第１の電極と
して、導電体層を配置し、前記第１電極上に絶縁膜を形
成した後に、前記絶縁膜をエツチング処理し、さらに上
部に、第２電極として第１電極より面積の小さい導電体
層を配設した評価用素子を有し、前記評価用素子と同一
基板上にある半導体素子の工程管理を行える事を特徴と
する。
して、導電体層を配置し、前記第１電極上に絶縁膜を形
成した後に、前記絶縁膜をエツチング処理し、さらに上
部に、第２電極として第１電極より面積の小さい導電体
層を配設した評価用素子を有し、前記評価用素子と同一
基板上にある半導体素子の工程管理を行える事を特徴と
する。
以下本発明の実施例を、図面により詳細に説明を行う。
第１図は、本発明による評価用素子の構造断面図である
。半導体基板上１に、第１電極９を下部に形成する。前
記第１電極９上に、酸化膜を形成した後、前記酸化膜を
エツチング処理し、さらに前記酸化膜のエツチング除去
において、完全に除去されなかった薄い酸化膜８をはさ
み、上部電極として第１電極上に、前記第１電極より面
積の小さい第２電極１０を形成する。
。半導体基板上１に、第１電極９を下部に形成する。前
記第１電極９上に、酸化膜を形成した後、前記酸化膜を
エツチング処理し、さらに前記酸化膜のエツチング除去
において、完全に除去されなかった薄い酸化膜８をはさ
み、上部電極として第１電極上に、前記第１電極より面
積の小さい第２電極１０を形成する。
前述の評価用素子を用いる事により前記の薄い酸化膜８
の有無を、前記第１電極９と第２電極１０との間に一定
電圧を印加し、第１電極９と第２電極１０との間を流れ
る電流を測定する事により、工程中でも製品形成後でも
管理する事ができる。
の有無を、前記第１電極９と第２電極１０との間に一定
電圧を印加し、第１電極９と第２電極１０との間を流れ
る電流を測定する事により、工程中でも製品形成後でも
管理する事ができる。
次に、本発明の評価用素子をＬＤＤ構造を有するＭＯ３
型半導体装置に適応した場合について、第２図（ａ）〜
第２図（ｄ）に基づき説明する。
型半導体装置に適応した場合について、第２図（ａ）〜
第２図（ｄ）に基づき説明する。
第２図（ａ）〜第２図（ｄ）は、ＬＤＤ構造を有するＭ
Ｏ３型トランジスタ１２と、本発明による評価用素子１
１が同一半導体基板１上に形成されたものであり、ＬＤ
Ｄ構造の特徴の一つである、サイドウオール７を形成す
る製造工程の断面図を示したものである。
Ｏ３型トランジスタ１２と、本発明による評価用素子１
１が同一半導体基板１上に形成されたものであり、ＬＤ
Ｄ構造の特徴の一つである、サイドウオール７を形成す
る製造工程の断面図を示したものである。
第２図（ａ）の様に、ＭＯ３型トランジスタ１２は半導
体基板１上に形成された、ゲート酸化膜３、不純物拡散
層４、ゲート電極５により構成されている。なお、図中
２は素子分離膜である。前記半導体基板ｌ上の評価用素
子１１の部分に、ゲート電極５を形成する時と同様に、
多結晶シリコンを用い、素子分離膜２の上部に、下部電
極として第１電極９を形成する。
体基板１上に形成された、ゲート酸化膜３、不純物拡散
層４、ゲート電極５により構成されている。なお、図中
２は素子分離膜である。前記半導体基板ｌ上の評価用素
子１１の部分に、ゲート電極５を形成する時と同様に、
多結晶シリコンを用い、素子分離膜２の上部に、下部電
極として第１電極９を形成する。
次に、第２図（ｂ）の様に、高温気相成長による酸化膜
６を上部に約３０００〜８０００Ａ形成する。
６を上部に約３０００〜８０００Ａ形成する。
さらに、前記酸化膜６を、反応性イオンエツチング法を
用い異方性エツチングする事により、ゲート電極５側壁
にサイドウオール７を形成する。
用い異方性エツチングする事により、ゲート電極５側壁
にサイドウオール７を形成する。
ここで前記異方性エツチング量が不均一な為、酸化膜６
が薄い酸化膜８として半導体基板１上に残る場合がある
。
が薄い酸化膜８として半導体基板１上に残る場合がある
。
さらに、薄い酸化膜８上に、アルミニウム薄膜をパター
ンニングする事により、第１電極９上に、第１電極より
面積の小さな第２電極１０を形成する０以上の工程によ
り、本発明の評価用素子の構造を得る事ができる。
ンニングする事により、第１電極９上に、第１電極より
面積の小さな第２電極１０を形成する０以上の工程によ
り、本発明の評価用素子の構造を得る事ができる。
前記評価用素子１１を用いる事により、第１電極９と第
２電極１０との間に一定電圧を印加し、第１電極９と第
２電極１０との間に流れる電流を測定する事により、薄
い酸化膜８の有無が評価できる。
２電極１０との間に一定電圧を印加し、第１電極９と第
２電極１０との間に流れる電流を測定する事により、薄
い酸化膜８の有無が評価できる。
前述の実施例は、薄い酸化膜８が、ＭＯ３型トランジス
タにおける、サイドウオール７形成時のエツチング残り
である場合について述べたが、それに代えて、酸化膜の
一部のみをドライエツチングもしくは、ウェットエツチ
ング処理を行う場合に残る酸化膜であるときの評価用素
子としても適用できる。
タにおける、サイドウオール７形成時のエツチング残り
である場合について述べたが、それに代えて、酸化膜の
一部のみをドライエツチングもしくは、ウェットエツチ
ング処理を行う場合に残る酸化膜であるときの評価用素
子としても適用できる。
さらに、エツチング処理を行う酸化膜が、酸化膜以外の
絶縁膜である場合にも適用できる。
絶縁膜である場合にも適用できる。
以上述べた様に、上部電極と下部電極との間に薄い酸化
膜をはさんだ、本発明の評価用素子を使う事により、エ
ツチング残りである薄い酸化膜の有無を評価できる。さ
らに、前述のエツチング工程を管理する事により、特性
のバラツキが少ない半導体装置を得る事ができ、それに
よって高い歩留りの半導体装置を得る事ができる。
膜をはさんだ、本発明の評価用素子を使う事により、エ
ツチング残りである薄い酸化膜の有無を評価できる。さ
らに、前述のエツチング工程を管理する事により、特性
のバラツキが少ない半導体装置を得る事ができ、それに
よって高い歩留りの半導体装置を得る事ができる。
第１図は、本発明による、評価用素子の構造断面図であ
る。 第２図（ａ）〜第２図（ｄ）は、本発明の評価用素子を
、ＬＤＤ構造を有するＭＯ３撃トランジスタに適応した
一実施例の構造を示す製造断面図である。 第３図（ａ）〜第３［Ｋ（ｃ）は、従来の半導体装置の
構造を示す製造断面図である。 １・・・半導体基板 ２・・素子分Ｍ膜 ３・・・ゲート酸化膜 ４・・・不純物拡散層 ５・・・ゲート電極 ６・・・酸化膜 ７・・・サイドウオール ８・・薄い酸化膜 ９・・・第１電極 １０・・・第２電極 １１・・・評価用素子 １２・・・ＭＯ３型トランジスタ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木 喜三部 他１名菫１の 掌 ２１え
る。 第２図（ａ）〜第２図（ｄ）は、本発明の評価用素子を
、ＬＤＤ構造を有するＭＯ３撃トランジスタに適応した
一実施例の構造を示す製造断面図である。 第３図（ａ）〜第３［Ｋ（ｃ）は、従来の半導体装置の
構造を示す製造断面図である。 １・・・半導体基板 ２・・素子分Ｍ膜 ３・・・ゲート酸化膜 ４・・・不純物拡散層 ５・・・ゲート電極 ６・・・酸化膜 ７・・・サイドウオール ８・・薄い酸化膜 ９・・・第１電極 １０・・・第２電極 １１・・・評価用素子 １２・・・ＭＯ３型トランジスタ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木 喜三部 他１名菫１の 掌 ２１え
Claims (1)
- 半導体基板上に、第１の電極として導電体層を配置し
、前記第１電極上に、絶縁膜を形成した後に前記絶縁膜
をエッチング処理し、さらに上部に、第２電極として第
１電極より面積の小さい導電体層を配設した評価用素子
を有し、前記評価用素子と同一基板上にある半導体素子
の工程管理を行える事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22483790A JPH04106945A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22483790A JPH04106945A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106945A true JPH04106945A (ja) | 1992-04-08 |
Family
ID=16819956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22483790A Pending JPH04106945A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106945A (ja) |
-
1990
- 1990-08-27 JP JP22483790A patent/JPH04106945A/ja active Pending
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