JPH10335457A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10335457A JPH10335457A JP14171297A JP14171297A JPH10335457A JP H10335457 A JPH10335457 A JP H10335457A JP 14171297 A JP14171297 A JP 14171297A JP 14171297 A JP14171297 A JP 14171297A JP H10335457 A JPH10335457 A JP H10335457A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 82
- 229920005591 polysilicon Polymers 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000009826 distribution Methods 0.000 claims abstract description 4
- 230000015556 catabolic process Effects 0.000 claims description 8
- 230000001154 acute effect Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 72
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 abstract description 17
- 239000011229 interlayer Substances 0.000 abstract description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 11
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 11
- 239000011574 phosphorus Substances 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 精度良く抵抗値を調整することができる半導
体装置及びその製造方法を提供する。 【解決手段】 単結晶シリコン基板１上に厚い膜厚のシ
リコン酸化膜２が形成され、シリコン酸化膜２上には、
表面から深くなるに従ってリン（Ｐ）の不純物濃度が濃
くなるような不純物分布を有し、下底の方が短い台形の
形状のポリシリコン層３ａが形成されている。また、ポ
リシリコン層３ａの表面には、ポリシリコン層３ａ上底
の端部で膜厚が最小となるようにシリコン酸化膜４が形
成され、ポリシリコン層３ａ上のシリコン酸化膜４上か
らシリコン酸化膜２上に亘って、リン（Ｐ）を多量に含
むポリシリコン層３ｂが形成されている。そして、単結
晶シリコン基板１のポリシリコン層３ａ，３ｂを形成し
た面側には層間絶縁膜５が形成され、ポリシリコン層３
ａ，３ｂは、その上部に形成されたシリコン酸化膜４及
び層間絶縁膜５の一部が除去されて、それぞれアルミ配
線電極６ａ，６ｂに電気的に接続されている。
体装置及びその製造方法を提供する。 【解決手段】 単結晶シリコン基板１上に厚い膜厚のシ
リコン酸化膜２が形成され、シリコン酸化膜２上には、
表面から深くなるに従ってリン（Ｐ）の不純物濃度が濃
くなるような不純物分布を有し、下底の方が短い台形の
形状のポリシリコン層３ａが形成されている。また、ポ
リシリコン層３ａの表面には、ポリシリコン層３ａ上底
の端部で膜厚が最小となるようにシリコン酸化膜４が形
成され、ポリシリコン層３ａ上のシリコン酸化膜４上か
らシリコン酸化膜２上に亘って、リン（Ｐ）を多量に含
むポリシリコン層３ｂが形成されている。そして、単結
晶シリコン基板１のポリシリコン層３ａ，３ｂを形成し
た面側には層間絶縁膜５が形成され、ポリシリコン層３
ａ，３ｂは、その上部に形成されたシリコン酸化膜４及
び層間絶縁膜５の一部が除去されて、それぞれアルミ配
線電極６ａ，６ｂに電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に半導体集積回路内
において、素子形成後に電気的に回路の抵抗値を調整す
る半導体装置及びその製造方法に関する。
の製造方法に関するものであり、特に半導体集積回路内
において、素子形成後に電気的に回路の抵抗値を調整す
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、半導体集積回路内において、
素子形成後に電気的に抵抗値を調整する半導体装置があ
り、図３は、従来例に係る半導体装置を示す略断面図で
ある。従来の半導体装置は、単結晶シリコン基板１上に
シリコン酸化膜８が約５０００Å形成されている。
素子形成後に電気的に抵抗値を調整する半導体装置があ
り、図３は、従来例に係る半導体装置を示す略断面図で
ある。従来の半導体装置は、単結晶シリコン基板１上に
シリコン酸化膜８が約５０００Å形成されている。
【０００３】シリコン酸化膜８上には、リン（Ｐ）等の
ｎ型不純物がドープされ、所定形状にパターニングされ
たポリシリコン層９ａが形成され、ポリシリコン層９ａ
及びシリコン酸化膜８上には層間絶縁膜５が形成されて
いる。
ｎ型不純物がドープされ、所定形状にパターニングされ
たポリシリコン層９ａが形成され、ポリシリコン層９ａ
及びシリコン酸化膜８上には層間絶縁膜５が形成されて
いる。
【０００４】ポリシリコン層９ａは、その上部の層間絶
縁膜５の一部が除去されて、層間絶縁膜５には複数の開
孔部が形成され、複数の開孔部の内の１つには、アルミ
配線電極１０ａが埋込形成されており、その他の開孔部
には、不純物がドープされていない薄膜化されたポリシ
リコン膜９ｂを介してアルミ配線電極１０ｂが埋込形成
されている。
縁膜５の一部が除去されて、層間絶縁膜５には複数の開
孔部が形成され、複数の開孔部の内の１つには、アルミ
配線電極１０ａが埋込形成されており、その他の開孔部
には、不純物がドープされていない薄膜化されたポリシ
リコン膜９ｂを介してアルミ配線電極１０ｂが埋込形成
されている。
【０００５】この半導体装置では、ポリシリコン層９ａ
に直接コンタクトされたアルミ配線電極１０ａは、他の
アルミ配線電極１０ｂとは、ノンドープのポリシリコン
９ｂが間に介在するため電気的に絶縁されている。
に直接コンタクトされたアルミ配線電極１０ａは、他の
アルミ配線電極１０ｂとは、ノンドープのポリシリコン
９ｂが間に介在するため電気的に絶縁されている。
【０００６】ここで、ポリシリコン膜９ａと直接コンタ
クトされたアルミ配線電極１０ａと、他のアルミ配線電
極１０ｂの内の１つとの間に強制的に電流を通電し、ア
ルミ配線電極１０ｂとポリシリコン層９ａ間に介在する
ポリシリコン層９ｂを電気的に破壊することで両電極間
は電気的に導通し、両電極間は１つの抵抗として作用す
ることが可能となる。
クトされたアルミ配線電極１０ａと、他のアルミ配線電
極１０ｂの内の１つとの間に強制的に電流を通電し、ア
ルミ配線電極１０ｂとポリシリコン層９ａ間に介在する
ポリシリコン層９ｂを電気的に破壊することで両電極間
は電気的に導通し、両電極間は１つの抵抗として作用す
ることが可能となる。
【０００７】次に、図４に基づいて、従来の半導体装置
の異なる例について説明する。図４は、従来例に係る半
導体装置を示す略断面図である。この半導体装置は、単
結晶シリコン基板１上に厚いシリコン酸化膜８ａを介し
てリン（Ｐ）を多量に含むポリシリコン層９ｃが形成さ
れ、ポリシリコン層９ｃの表面にはシリコン酸化膜８ｂ
が形成されている。そして、単結晶シリコン基板１のシ
リコン酸化膜８ｂを形成した面側には層間絶縁膜５が形
成されている。
の異なる例について説明する。図４は、従来例に係る半
導体装置を示す略断面図である。この半導体装置は、単
結晶シリコン基板１上に厚いシリコン酸化膜８ａを介し
てリン（Ｐ）を多量に含むポリシリコン層９ｃが形成さ
れ、ポリシリコン層９ｃの表面にはシリコン酸化膜８ｂ
が形成されている。そして、単結晶シリコン基板１のシ
リコン酸化膜８ｂを形成した面側には層間絶縁膜５が形
成されている。
【０００８】ポリシリコン層９ｃは、その上部のシリコ
ン酸化膜８ｂ及び層間絶縁膜５の一部が除去されて、ア
ルミ配線電極１０ａに接続されるとともに、その上部の
層間絶縁膜の一部が除去されて開孔部が形成され、その
開孔部には、リン（Ｐ）を多量に含むポリシリコン膜９
ｄを介してアルミ配線電極１０ｂが埋込形成されてい
る。
ン酸化膜８ｂ及び層間絶縁膜５の一部が除去されて、ア
ルミ配線電極１０ａに接続されるとともに、その上部の
層間絶縁膜の一部が除去されて開孔部が形成され、その
開孔部には、リン（Ｐ）を多量に含むポリシリコン膜９
ｄを介してアルミ配線電極１０ｂが埋込形成されてい
る。
【０００９】ここで、ポリシリコン膜９ｃと直接コンタ
クトされたアルミ配線電極１０ａと、他のアルミ配線電
極１０ｂの内の１つとの間に強制的に電流を通電し、ポ
リシリコン層９ｃ,９ｄ間に介在するシリコン酸化膜８
ｂを電気的に破壊することで両電極間は電気的に導通
し、両電極間は１つの抵抗として作用することが可能と
なる。
クトされたアルミ配線電極１０ａと、他のアルミ配線電
極１０ｂの内の１つとの間に強制的に電流を通電し、ポ
リシリコン層９ｃ,９ｄ間に介在するシリコン酸化膜８
ｂを電気的に破壊することで両電極間は電気的に導通
し、両電極間は１つの抵抗として作用することが可能と
なる。
【００１０】
【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体装置においては、集積回路形成後に回路
を構成する一部の抵抗値を必要に応じて可変とすること
が可能であるが、強制的に電流を通電して絶縁破壊させ
る際に絶縁破壊が生じる箇所が面であるため、破壊する
位置の制御性が悪く、精度良く抵抗値を調整することが
できないという問題があった。
な構成の半導体装置においては、集積回路形成後に回路
を構成する一部の抵抗値を必要に応じて可変とすること
が可能であるが、強制的に電流を通電して絶縁破壊させ
る際に絶縁破壊が生じる箇所が面であるため、破壊する
位置の制御性が悪く、精度良く抵抗値を調整することが
できないという問題があった。
【００１１】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、精度良く抵抗値を調
整することができる半導体装置及びその製造方法を提供
することにある。
であり、その目的とするところは、精度良く抵抗値を調
整することができる半導体装置及びその製造方法を提供
することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と、該半導体基板上に形成された第一酸化膜
と、該第一酸化膜上に側壁最上部が鋭角的に形成された
不純物を含んで成る第一ポリシリコン層と、該第一ポリ
シリコン層の表面に該第一ポリシリコン層の側壁の最上
部で膜厚が最小となるように形成された第二酸化膜と、
該第二酸化膜上から前記第一酸化膜上に亘って形成され
た不純物を含んで成る第二ポリシリコン層と、前記第一
ポリシリコン層及び第二ポリシリコン層とそれぞれ電気
的に接続されるように形成された配線電極とを有して成
り、該配線電極間に強制的に電流を通電して前記第一ポ
リシリコン層と前記第二ポリシリコン層との間に介在す
る前記第二酸化膜を絶縁破壊させ、前記第一ポリシリコ
ン層と前記第二ポリシリコン層とを電気的に接続するよ
うにしたことを特徴とするものである。
半導体基板と、該半導体基板上に形成された第一酸化膜
と、該第一酸化膜上に側壁最上部が鋭角的に形成された
不純物を含んで成る第一ポリシリコン層と、該第一ポリ
シリコン層の表面に該第一ポリシリコン層の側壁の最上
部で膜厚が最小となるように形成された第二酸化膜と、
該第二酸化膜上から前記第一酸化膜上に亘って形成され
た不純物を含んで成る第二ポリシリコン層と、前記第一
ポリシリコン層及び第二ポリシリコン層とそれぞれ電気
的に接続されるように形成された配線電極とを有して成
り、該配線電極間に強制的に電流を通電して前記第一ポ
リシリコン層と前記第二ポリシリコン層との間に介在す
る前記第二酸化膜を絶縁破壊させ、前記第一ポリシリコ
ン層と前記第二ポリシリコン層とを電気的に接続するよ
うにしたことを特徴とするものである。
【００１３】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法であって、前記第一ポリシリコン層
を堆積する際に、堆積の前半にのみ不純物をドープし、
前記第一ポリシリコン層内での濃度分布に勾配を持た
せ、熱酸化を行うことにより前記第一ポリシリコン層の
表面に形成される前記第二酸化膜の生成速度に差をつけ
て、前記第一ポリシリコン層の側壁の最上部に形成され
る前記第二酸化膜の膜厚を最小にするとともに、前記側
壁の最上部を鋭角的にしたことを特徴とするものであ
る。
導体装置の製造方法であって、前記第一ポリシリコン層
を堆積する際に、堆積の前半にのみ不純物をドープし、
前記第一ポリシリコン層内での濃度分布に勾配を持た
せ、熱酸化を行うことにより前記第一ポリシリコン層の
表面に形成される前記第二酸化膜の生成速度に差をつけ
て、前記第一ポリシリコン層の側壁の最上部に形成され
る前記第二酸化膜の膜厚を最小にするとともに、前記側
壁の最上部を鋭角的にしたことを特徴とするものであ
る。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係る半導体装置を示す略断面図である。本実施形態に
係る半導体装置は、半導体基板としての単結晶シリコン
基板１上に厚い膜厚のシリコン酸化膜２が形成され、シ
リコン酸化膜２上には、表面から深くなるに従ってリン
（Ｐ）の不純物濃度が濃くなるような不純物分布を有
し、下底の方が短い台形の形状のポリシリコン層３ａが
形成されている。
て図面に基づき説明する。図１は、本発明の一実施形態
に係る半導体装置を示す略断面図である。本実施形態に
係る半導体装置は、半導体基板としての単結晶シリコン
基板１上に厚い膜厚のシリコン酸化膜２が形成され、シ
リコン酸化膜２上には、表面から深くなるに従ってリン
（Ｐ）の不純物濃度が濃くなるような不純物分布を有
し、下底の方が短い台形の形状のポリシリコン層３ａが
形成されている。
【００１５】また、ポリシリコン層３ａの表面には、ポ
リシリコン層３ａ上底の端部で膜厚が最小となるように
シリコン酸化膜４が形成され、ポリシリコン層３ａ上の
シリコン酸化膜４上からシリコン酸化膜２上に亘って、
リン（Ｐ）を多量に含むポリシリコン層３ｂが形成され
ている。
リシリコン層３ａ上底の端部で膜厚が最小となるように
シリコン酸化膜４が形成され、ポリシリコン層３ａ上の
シリコン酸化膜４上からシリコン酸化膜２上に亘って、
リン（Ｐ）を多量に含むポリシリコン層３ｂが形成され
ている。
【００１６】そして、単結晶シリコン基板１のポリシリ
コン層３ａ，３ｂを形成した面側には層間絶縁膜５が形
成され、ポリシリコン層３ａ，３ｂは、その上部に形成
されたシリコン酸化膜４及び層間絶縁膜５の一部が除去
されて、それぞれアルミ配線電極６ａ，６ｂに電気的に
接続されている。
コン層３ａ，３ｂを形成した面側には層間絶縁膜５が形
成され、ポリシリコン層３ａ，３ｂは、その上部に形成
されたシリコン酸化膜４及び層間絶縁膜５の一部が除去
されて、それぞれアルミ配線電極６ａ，６ｂに電気的に
接続されている。
【００１７】以下、本実施形態に係る半導体装置の製造
工程について説明する。図２は、本実施形態に係る半導
体装置の製造工程を示す略断面図である。先ず、面方位
が（１００）面の単結晶シリコン基板１を熱酸化するこ
とにより、約５０００Åの厚みを有するシリコン酸化膜
２を形成し、シリコン酸化膜２上に減圧ＣＶＤ法を用い
て約４０００Åのポリシリコン層７を堆積し、フォトリ
ソグラフィ工程及びエッチング工程により所定形状にパ
ターニングする（図２（ａ））。このポリシリコン層７
の堆積の際には、その前半にのみリン（Ｐ）のドープを
行う。
工程について説明する。図２は、本実施形態に係る半導
体装置の製造工程を示す略断面図である。先ず、面方位
が（１００）面の単結晶シリコン基板１を熱酸化するこ
とにより、約５０００Åの厚みを有するシリコン酸化膜
２を形成し、シリコン酸化膜２上に減圧ＣＶＤ法を用い
て約４０００Åのポリシリコン層７を堆積し、フォトリ
ソグラフィ工程及びエッチング工程により所定形状にパ
ターニングする（図２（ａ））。このポリシリコン層７
の堆積の際には、その前半にのみリン（Ｐ）のドープを
行う。
【００１８】なお、本実施形態においては、単結晶シリ
コン基板１の面方位として（１００）面のものを用いた
が、これに限定される必要はなく、面方位が（１１０）
面の単結晶シリコン基板を用いてもよい。
コン基板１の面方位として（１００）面のものを用いた
が、これに限定される必要はなく、面方位が（１１０）
面の単結晶シリコン基板を用いてもよい。
【００１９】続いて、熱酸化を行うことにより、ポリシ
リコン層７の表面に薄い膜厚のシリコン酸化膜４を形成
する（図２（ｂ））。この時、ポリシリコン層７の下部
にドープされていたリン（Ｐ）は、熱拡散によってポリ
シリコン層７の上部の方へも拡がり、結果として下部か
ら上部へと濃くなる濃度勾配を持ったポリシリコン層３
ａが形成される。また、ポリシリコン中の不純物濃度が
高いほど熱酸化による酸化膜の生成速度が速くなること
から、シリコン酸化膜４の膜厚は、リン（Ｐ）の濃度の
最も低いポリシリコン層３ａの最上部で最も薄くなり、
残ったポリシリコン層３ａの形状は、下底の方が短い台
形の形状となり、ポリシリコン層３ａの最上部の端部に
は鋭角的な突起が形成される。
リコン層７の表面に薄い膜厚のシリコン酸化膜４を形成
する（図２（ｂ））。この時、ポリシリコン層７の下部
にドープされていたリン（Ｐ）は、熱拡散によってポリ
シリコン層７の上部の方へも拡がり、結果として下部か
ら上部へと濃くなる濃度勾配を持ったポリシリコン層３
ａが形成される。また、ポリシリコン中の不純物濃度が
高いほど熱酸化による酸化膜の生成速度が速くなること
から、シリコン酸化膜４の膜厚は、リン（Ｐ）の濃度の
最も低いポリシリコン層３ａの最上部で最も薄くなり、
残ったポリシリコン層３ａの形状は、下底の方が短い台
形の形状となり、ポリシリコン層３ａの最上部の端部に
は鋭角的な突起が形成される。
【００２０】次に、単結晶シリコン基板１のポリシリコ
ン層３ａを形成した面側に、常圧ＣＶＤ法でシリコン酸
化膜等の層間絶縁膜５を堆積させる。
ン層３ａを形成した面側に、常圧ＣＶＤ法でシリコン酸
化膜等の層間絶縁膜５を堆積させる。
【００２１】なお、本実施形態においては、ポリシリコ
ン層７，３ｂにリン（Ｐ）をドープするようにしたが、
これに限定される必要はなく、他のｎ型不純物やボロン
（Ｂ）等のｐ型不純物をドープするようにしても良い。
ン層７，３ｂにリン（Ｐ）をドープするようにしたが、
これに限定される必要はなく、他のｎ型不純物やボロン
（Ｂ）等のｐ型不純物をドープするようにしても良い。
【００２２】最後に、ポリシリコン層３ａ，３ｂ上のシ
リコン酸化膜４及び層間絶縁膜５の一部を、フォトリソ
グラフィ工程及びエッチング工程により除去して開口部
を形成し、該開口部を埋め込みようにアルミニウム層を
堆積して、フォトリソグラフィ工程及びエッチング工程
により所定形状にパターニングしてアルミ配線電極６
ａ，６ｂを形成する（図２（ｃ））。
リコン酸化膜４及び層間絶縁膜５の一部を、フォトリソ
グラフィ工程及びエッチング工程により除去して開口部
を形成し、該開口部を埋め込みようにアルミニウム層を
堆積して、フォトリソグラフィ工程及びエッチング工程
により所定形状にパターニングしてアルミ配線電極６
ａ，６ｂを形成する（図２（ｃ））。
【００２３】本実施形態においては、ポリシリコン層３
ａ，３ｂは、シリコン酸化膜４により絶縁されている
が、ポリシリコン層３ａ，３ｂとそれぞれコンタクトさ
れているアルミ配線電極６ａ，６ｂ間に強制的に電流を
通電してシリコン酸化膜４を絶縁破壊することにより、
端子（図示せず）間に必要な抵抗値を有する抵抗素子を
得ることができる。この時、シリコン酸化膜４の破壊箇
所は、最も膜厚が薄いポリシリコン層３ａの最上部ある
ことに加え、このポリシリコン層３ａの最上部の端部
は、鋭角的な突起が形成されているので、電界の集中が
起こり、絶縁破壊の発生箇所の制御性が向上する。
ａ，３ｂは、シリコン酸化膜４により絶縁されている
が、ポリシリコン層３ａ，３ｂとそれぞれコンタクトさ
れているアルミ配線電極６ａ，６ｂ間に強制的に電流を
通電してシリコン酸化膜４を絶縁破壊することにより、
端子（図示せず）間に必要な抵抗値を有する抵抗素子を
得ることができる。この時、シリコン酸化膜４の破壊箇
所は、最も膜厚が薄いポリシリコン層３ａの最上部ある
ことに加え、このポリシリコン層３ａの最上部の端部
は、鋭角的な突起が形成されているので、電界の集中が
起こり、絶縁破壊の発生箇所の制御性が向上する。
【００２４】なお、本実施形態においては、ポリシリコ
ン層３ｂを１つ形成するようにしたが、複数のポリシリ
コン層３ｂを形成して、絶縁破壊させる箇所を選択する
ことによって、抵抗値を選択的に決定するようにしても
良い。
ン層３ｂを１つ形成するようにしたが、複数のポリシリ
コン層３ｂを形成して、絶縁破壊させる箇所を選択する
ことによって、抵抗値を選択的に決定するようにしても
良い。
【００２５】
【発明の効果】請求項１または請求項２記載の発明は、
半導体基板と、半導体基板上に形成された第一酸化膜
と、第一酸化膜上に側壁最上部が鋭角的に形成された不
純物を含んで成る第一ポリシリコン層と、第一ポリシリ
コン層の表面に第一ポリシリコン層の側壁の最上部で膜
厚が最小となるように形成された第二酸化膜と、第二酸
化膜上から第一酸化膜上に亘って形成された不純物を含
んで成る第二ポリシリコン層と、第一ポリシリコン層及
び第二ポリシリコン層とそれぞれ電気的に接続されるよ
うに形成された配線電極とを有して成り、配線電極間に
強制的に電流を通電して第一ポリシリコン層と第二ポリ
シリコン層との間に介在する第二酸化膜を絶縁破壊さ
せ、第一ポリシリコン層と第二ポリシリコン層とを電気
的に接続するようにしたので、第二酸化膜は、第一ポリ
シリコン層の側壁最上部の鋭角的で、かつ、膜厚が最小
な箇所で絶縁破壊され、絶縁破壊させる箇所を制御性良
く管理することができ、精度良く抵抗値を調整すること
ができる半導体装置及びその製造方法を提供することが
できた。
半導体基板と、半導体基板上に形成された第一酸化膜
と、第一酸化膜上に側壁最上部が鋭角的に形成された不
純物を含んで成る第一ポリシリコン層と、第一ポリシリ
コン層の表面に第一ポリシリコン層の側壁の最上部で膜
厚が最小となるように形成された第二酸化膜と、第二酸
化膜上から第一酸化膜上に亘って形成された不純物を含
んで成る第二ポリシリコン層と、第一ポリシリコン層及
び第二ポリシリコン層とそれぞれ電気的に接続されるよ
うに形成された配線電極とを有して成り、配線電極間に
強制的に電流を通電して第一ポリシリコン層と第二ポリ
シリコン層との間に介在する第二酸化膜を絶縁破壊さ
せ、第一ポリシリコン層と第二ポリシリコン層とを電気
的に接続するようにしたので、第二酸化膜は、第一ポリ
シリコン層の側壁最上部の鋭角的で、かつ、膜厚が最小
な箇所で絶縁破壊され、絶縁破壊させる箇所を制御性良
く管理することができ、精度良く抵抗値を調整すること
ができる半導体装置及びその製造方法を提供することが
できた。
【図１】本発明の一実施形態に係る半導体装置を示す略
断面図である。
断面図である。
【図２】本実施形態に係る半導体装置の製造工程を示す
略断面図である。
略断面図である。
【図３】従来例に係る半導体装置を示す略断面図であ
る。
る。
【図４】従来例に係る半導体装置を示す略断面図であ
る。
る。
１ 単結晶シリコン基板 ２ シリコン酸化膜 ３ａ，３ｂ ポリシリコン層 ４ シリコン酸化膜 ５ 層間絶縁膜 ６ａ，６ｂ アルミ配線電極 ７ ポリシリコン層 ８，８ａ，８ｂ シリコン酸化膜 ９ａ〜９ｄ ポリシリコン層 １０ａ，１０ｂ アルミ配線電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥戸 崇史 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 半導体基板と、該半導体基板上に形成さ
れた第一酸化膜と、該第一酸化膜上に側壁最上部が鋭角
的に形成された不純物を含んで成る第一ポリシリコン層
と、該第一ポリシリコン層の表面に該第一ポリシリコン
層の側壁の最上部で膜厚が最小となるように形成された
第二酸化膜と、該第二酸化膜上から前記第一酸化膜上に
亘って形成された不純物を含んで成る第二ポリシリコン
層と、前記第一ポリシリコン層及び第二ポリシリコン層
とそれぞれ電気的に接続されるように形成された配線電
極とを有して成り、該配線電極間に強制的に電流を通電
して前記第一ポリシリコン層と前記第二ポリシリコン層
との間に介在する前記第二酸化膜を絶縁破壊させ、前記
第一ポリシリコン層と前記第二ポリシリコン層とを電気
的に接続するようにしたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、前記第一ポリシリコン層を堆積する際に、堆積
の前半にのみ不純物をドープし、前記第一ポリシリコン
層内での濃度分布に勾配を持たせ、熱酸化を行うことに
より前記第一ポリシリコン層の表面に形成される前記第
二酸化膜の生成速度に差をつけて、前記第一ポリシリコ
ン層の側壁の最上部に形成される前記第二酸化膜の膜厚
を最小にするとともに、前記側壁の最上部を鋭角的にし
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14171297A JPH10335457A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14171297A JPH10335457A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335457A true JPH10335457A (ja) | 1998-12-18 |
Family
ID=15298453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14171297A Pending JPH10335457A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019117858A (ja) * | 2017-12-27 | 2019-07-18 | エイブリック株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-05-30 JP JP14171297A patent/JPH10335457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019117858A (ja) * | 2017-12-27 | 2019-07-18 | エイブリック株式会社 | 半導体装置及び半導体装置の製造方法 |
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