JPH0362049B2 - - Google Patents
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- Publication number
- JPH0362049B2 JPH0362049B2 JP57216379A JP21637982A JPH0362049B2 JP H0362049 B2 JPH0362049 B2 JP H0362049B2 JP 57216379 A JP57216379 A JP 57216379A JP 21637982 A JP21637982 A JP 21637982A JP H0362049 B2 JPH0362049 B2 JP H0362049B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- input
- output
- circuit
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多入力を有するラツチ回路に関する。
マイクロコンピユータ等では、データを或る期
間保持するために、クロツクドインバータを用い
たラツチ回路がよく使用される。このラツチ回路
が多入力の場合、通常第１図のような回路構成を
している。この図では、多入力の一例として２入
力の場合を示している。即ちクロツクドインバー
タ１，２、インバータ３は多入力のダイナミツク
ラツチ回路を構成し、クロツクドインバータ４は
このラツチ回路の帰還ループとなつてスタテイツ
ク保持部を形成するデータ保持部である。ノア回
路５、インバータ６はクロツクドインバータ４の
クロツクφC，Cを得るための回路である。
間保持するために、クロツクドインバータを用い
たラツチ回路がよく使用される。このラツチ回路
が多入力の場合、通常第１図のような回路構成を
している。この図では、多入力の一例として２入
力の場合を示している。即ちクロツクドインバー
タ１，２、インバータ３は多入力のダイナミツク
ラツチ回路を構成し、クロツクドインバータ４は
このラツチ回路の帰還ループとなつてスタテイツ
ク保持部を形成するデータ保持部である。ノア回
路５、インバータ６はクロツクドインバータ４の
クロツクφC，Cを得るための回路である。
この第１図の原理は次のようである。即ちφA，
φB，φCで示されるクロツクは、クロツクドイン
バータ１，２，４のＮチヤネル型トランジスタの
ゲート入力を意味し、またＰチヤネル型トランジ
スタには上記クロツクの反転信号が入ることは周
知のことである。またクロツクφA，φBは同時に
ロジツク的に“Ｈ”（高）レベルとはならないこ
とも周知である。このラツチ回路は、クロツク
φAのロジツク的“Ｈ”レベルの期間にデータD1
を書き込み、クロツクφAがロジツク的に“Ｌ”
（低）レベルになるとクロツクφCが“Ｈ”レベル
になるため、スタテイツクにD1を保持する。ま
た逆にφBのロジツク的“Ｈ”レベルの期間にデ
ータD2を書き込み、クロツクφBが“Ｌ”レベル
になるとクロツクφCが“Ｈ”レベルになるため、
スタテイツクにD2を保持する。
φB，φCで示されるクロツクは、クロツクドイン
バータ１，２，４のＮチヤネル型トランジスタの
ゲート入力を意味し、またＰチヤネル型トランジ
スタには上記クロツクの反転信号が入ることは周
知のことである。またクロツクφA，φBは同時に
ロジツク的に“Ｈ”（高）レベルとはならないこ
とも周知である。このラツチ回路は、クロツク
φAのロジツク的“Ｈ”レベルの期間にデータD1
を書き込み、クロツクφAがロジツク的に“Ｌ”
（低）レベルになるとクロツクφCが“Ｈ”レベル
になるため、スタテイツクにD1を保持する。ま
た逆にφBのロジツク的“Ｈ”レベルの期間にデ
ータD2を書き込み、クロツクφBが“Ｌ”レベル
になるとクロツクφCが“Ｈ”レベルになるため、
スタテイツクにD2を保持する。
第１図の多入力ラツチ回路の問題点は、帰還用
のクロツクドインバータ４を制御するクロツク
φC，Cを形成するために、コントロールゲート
５，６を必要とし、回路が複雑になることであ
る。即ちクロツクドインバータ４でトランジスタ
が４個、ノア回路５でトランジスタが４個、イン
バータ６でトランジスタが２個、合計10個のトラ
ンジスタが必要である。従つてこのような多数の
素子を必要とする半導体集積回路では集積度が低
下し、またパターンレイアウトがやりにくくなる
という欠点がある。
のクロツクドインバータ４を制御するクロツク
φC，Cを形成するために、コントロールゲート
５，６を必要とし、回路が複雑になることであ
る。即ちクロツクドインバータ４でトランジスタ
が４個、ノア回路５でトランジスタが４個、イン
バータ６でトランジスタが２個、合計10個のトラ
ンジスタが必要である。従つてこのような多数の
素子を必要とする半導体集積回路では集積度が低
下し、またパターンレイアウトがやりにくくなる
という欠点がある。
本発明は上記実情に鑑みてなされたもので、ロ
ジツク的に従来例と同じ機能を有する多入力ラツ
チ回路を、従来例よりも簡単な回路構成で実現し
ようとするものである。
ジツク的に従来例と同じ機能を有する多入力ラツ
チ回路を、従来例よりも簡単な回路構成で実現し
ようとするものである。
即ち従来例では、書き込み用のクロツク信号を
コントロールゲートに入れ、その出力を帰還ルー
プのクロツクドインバータの制御クロツクとして
いたが、本発明では書き込み用のクロツク（タイ
ミング信号）をコントロールゲートを介さず、直
接に帰還ループの制御クロツクとして用いるよう
にしたものである。
コントロールゲートに入れ、その出力を帰還ルー
プのクロツクドインバータの制御クロツクとして
いたが、本発明では書き込み用のクロツク（タイ
ミング信号）をコントロールゲートを介さず、直
接に帰還ループの制御クロツクとして用いるよう
にしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第２図は同実施例の回路図であるが、これは
第１図の従来例と対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略
し、特徴とする点の説明を行なう。第２図の回路
はインバータ３の帰還ループが特徴である。即ち
接地と出力端O1との間に“ｎ＋１”個（ｎは多
入力ラツチの入力数で、この場合“２”）のＮチ
ヤネル型トランジスタ１１〜１３を直列接続し、
前記接地より高電位の電源VDDと出力端O1との間
に“ｎ＋１”個のＰチヤネル型トランジスタ１４
〜１６を直列接続する。トランジスタ１６，１５
のゲートにクロツク信号φA，φBを供給し、トラ
ンジスタ１２，１３のゲートにクロツクA，B
を供給し、トランジスタ１１，１４のゲートに保
持データを入力し、出力端O1から保持データを
出力するものである。
る。第２図は同実施例の回路図であるが、これは
第１図の従来例と対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略
し、特徴とする点の説明を行なう。第２図の回路
はインバータ３の帰還ループが特徴である。即ち
接地と出力端O1との間に“ｎ＋１”個（ｎは多
入力ラツチの入力数で、この場合“２”）のＮチ
ヤネル型トランジスタ１１〜１３を直列接続し、
前記接地より高電位の電源VDDと出力端O1との間
に“ｎ＋１”個のＰチヤネル型トランジスタ１４
〜１６を直列接続する。トランジスタ１６，１５
のゲートにクロツク信号φA，φBを供給し、トラ
ンジスタ１２，１３のゲートにクロツクA，B
を供給し、トランジスタ１１，１４のゲートに保
持データを入力し、出力端O1から保持データを
出力するものである。
第２図に示される回路は、クロツクφA＝“０”，
φB＝“０”の時Ｐチヤネル型トランジスタ１６，
１５がオンする。この時A＝“１”，B＝“１”
でＮチヤネル型トランジスタ１２，１３もオンだ
から、帰還ループのデータ保持部はトランジスタ
１１，１４で構成されるインバータとなる。
φB＝“０”の時Ｐチヤネル型トランジスタ１６，
１５がオンする。この時A＝“１”，B＝“１”
でＮチヤネル型トランジスタ１２，１３もオンだ
から、帰還ループのデータ保持部はトランジスタ
１１，１４で構成されるインバータとなる。
一方第１図の場合はクロツクφA＝“０”，φB＝
“０”の時φCが“１”で、クロツクドインバータ
４は単なるインバータとなり、上記第２図の動作
と等価である。
“０”の時φCが“１”で、クロツクドインバータ
４は単なるインバータとなり、上記第２図の動作
と等価である。
第２図の回路は、帰還ループ回路の素子数がト
ランジスタ１１〜１６の６個となり、前記第１図
の素子数10個の場合と比較して４個も使用素子数
が減少し、集積回路パターン面積比で略20％縮少
化できるものである。
ランジスタ１１〜１６の６個となり、前記第１図
の素子数10個の場合と比較して４個も使用素子数
が減少し、集積回路パターン面積比で略20％縮少
化できるものである。
以上説明した如く本発明によれば、使用素子数
が少ないため、従来例と比較して集積回路パター
ン面積比が縮少して集積度が向上し、またパター
ンレイアウトも従来より簡単化されるものであ
る。
が少ないため、従来例と比較して集積回路パター
ン面積比が縮少して集積度が向上し、またパター
ンレイアウトも従来より簡単化されるものであ
る。
第１図は従来の多入力ラツチ回路図、第２図は
本発明の一実施例の回路図である。 １，２……クロツクドインバータ、３……イン
バータ、１１〜１３……Ｎチヤネル型トランジス
タ、１４〜１６……Ｐチヤネル型トランジスタ、
O1……出力端。
本発明の一実施例の回路図である。 １，２……クロツクドインバータ、３……イン
バータ、１１〜１３……Ｎチヤネル型トランジス
タ、１４〜１６……Ｐチヤネル型トランジスタ、
O1……出力端。
Claims (1)
- 【特許請求の範囲】 １ それぞれロツク信号で制御される反転ゲート
からなる多入力のダイナミツクラツチと、該ラツ
チの出力部でスタテイツク保持部を形成するデー
タ保持部とを具備し、 前記データ保持部は、前記多入力のダイナミツ
クラツチの出力の反転回路と、該反転回路の出力
を入力とし前記反転回路の入力に帰還をかける帰
還回路とを有し、この帰還回路は、第１の電位供
給端と出力端との間にＮチヤネル型トランジスタ
を“ｎ＋１”個（ｎは前記ダイナミツクラツチの
入力数）直列接続し、前記第１の電位より高い第
２の電位供給端と出力端との間にＰチヤネル型ト
ランジスタを“ｎ＋１”個直列接続し、前記“ｎ
＋１”個のうちのｎ個のＰチヤネル型トランジス
タのゲートには前記ダイナミツクラツチのＮチヤ
ネル型トランジスタに供給されたのと同位相のク
ロツク信号が供給され、前記“ｎ＋１”個のうち
のｎ個のＮチヤネル型トランジスタのゲートには
前記ｎ個のＰチヤネル型トランジスタのゲートに
供給されたのとは反対位相のクロツク信号が供給
され、前記各“ｎ＋１”個のうちのｎ以外の１個
のＮチヤネル型トランジスタ、Ｐチヤネル型トラ
ンジタのゲートにはデータ保持部の出力データを
入力し、前記出力端から前記出力データの反転デ
ータを前記反転回路の入力端に出力することを特
徴とする多入力ラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216379A JPS59105713A (ja) | 1982-12-10 | 1982-12-10 | 多入力ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216379A JPS59105713A (ja) | 1982-12-10 | 1982-12-10 | 多入力ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105713A JPS59105713A (ja) | 1984-06-19 |
| JPH0362049B2 true JPH0362049B2 (ja) | 1991-09-24 |
Family
ID=16687642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216379A Granted JPS59105713A (ja) | 1982-12-10 | 1982-12-10 | 多入力ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105713A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240816A (ja) * | 1985-08-16 | 1987-02-21 | Toshiba Corp | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817724A (ja) * | 1981-07-23 | 1983-02-02 | Seiko Epson Corp | ラツチ回路 |
-
1982
- 1982-12-10 JP JP57216379A patent/JPS59105713A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105713A (ja) | 1984-06-19 |
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