JPS62289992A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS62289992A JPS62289992A JP61132535A JP13253586A JPS62289992A JP S62289992 A JPS62289992 A JP S62289992A JP 61132535 A JP61132535 A JP 61132535A JP 13253586 A JP13253586 A JP 13253586A JP S62289992 A JPS62289992 A JP S62289992A
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- JP
- Japan
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- output
- signal
- address
- change
- circuit
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- Pending
Links
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- 230000002159 abnormal effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 2
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- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に金属酸化物半導体
電界効果トランジスタ（以下ＭＯ８ＦＥＴと略記する）
を用いたメモリ回路に関する。
電界効果トランジスタ（以下ＭＯ８ＦＥＴと略記する）
を用いたメモリ回路に関する。
従来用いられているメモリ回路におけるセンスアンプ回
路〜出力部の回路を第３．４図に示す。
路〜出力部の回路を第３．４図に示す。
Ｑｌ−Ｑ４ ｒｉＭ０８ＦＥＴ 、Ｖｃｃｒｔ電源Ｂｒ
ｉアドレスの変化からつくられるワンショット信号から
つくられる内部信号Ｂの入力端子、０ＬＩＴは出力端子
である。第３図の回路は相補型ＭＯ８技術を用いて構成
されている。
ｉアドレスの変化からつくられるワンショット信号から
つくられる内部信号Ｂの入力端子、０ＬＩＴは出力端子
である。第３図の回路は相補型ＭＯ８技術を用いて構成
されている。
メモリのあるアドレスが選択式れると内部信号ＤＯＦｌ
ｉｄ低レベルとな多出力０ＵＴｒｉハイインピーダンス
状態となる。一方、接点ｌの電位はアドレスの変化から
つくられるワンショット信号からつくられる内部信号Ｂ
が高レベルから低レベルなることによシ、中間レベルと
なった後、内部信号Ｂが再び高レベルとなシ選択セルの
情報がＤＢ。
ｉｄ低レベルとな多出力０ＵＴｒｉハイインピーダンス
状態となる。一方、接点ｌの電位はアドレスの変化から
つくられるワンショット信号からつくられる内部信号Ｂ
が高レベルから低レベルなることによシ、中間レベルと
なった後、内部信号Ｂが再び高レベルとなシ選択セルの
情報がＤＢ。
ＤＢ％ ミラー型センスアンプを経て伝達され高レベル
（又は低レベル）となる。接点ｌの電位が高レベル（又
は低レベル）となった後、内部信号ＤＯＥが高レベルと
なシ、出力０ＬＩＴに選択セルの情報が出力される。
（又は低レベル）となる。接点ｌの電位が高レベル（又
は低レベル）となった後、内部信号ＤＯＥが高レベルと
なシ、出力０ＬＩＴに選択セルの情報が出力される。
上述した従来の回路における各節点の電位を第５図に示
す。従来の回路では出力０ＵＴｒｉ、内部信号ＤＯＥで
制御しているため、選択セルの情報が第３図節点１に伝
達される時刻ＴＩをすぎても内部信号ＤＯＥが憂レベル
となる時刻Ｔ２までハイインピーダンス状態のままであ
るため時刻Ｔｌから時刻Ｔ２までの間アクセスが遅れて
しまうという欠点がある。
す。従来の回路では出力０ＵＴｒｉ、内部信号ＤＯＥで
制御しているため、選択セルの情報が第３図節点１に伝
達される時刻ＴＩをすぎても内部信号ＤＯＥが憂レベル
となる時刻Ｔ２までハイインピーダンス状態のままであ
るため時刻Ｔｌから時刻Ｔ２までの間アクセスが遅れて
しまうという欠点がある。
また、仮に内部信号ＤＯＥを高レベルに固定したとする
と、各節点の電位は第６図に示すようになる。このとき
出力０ＵＴｒｔ第３図節点ｌの変化にともなって変化す
るので第５図のようなアクセスの損失はないが製造のば
らつき等によシセンスアンプ部にアンバランスが生じて
いる場合、第３図節点ｌｒｔ点麹で示すように、内部信
号Ｂが高レベルから低レベルになると、中間レベルとな
るが内部信号Ｂが再び高レベルとなった後、センスアン
プ部のアンバランスにより低レベル（又は高レベル）と
なる。このため出力０ｔＪＴｄハイインピーダンス状態
から一時誤情報を出力した後選択セルの情報を出力する
ため、アクセスは出力ＯＵＴを内部信号ＤＯＥで制御し
た場合よυもさらに遅れるという問題がある。
と、各節点の電位は第６図に示すようになる。このとき
出力０ＵＴｒｔ第３図節点ｌの変化にともなって変化す
るので第５図のようなアクセスの損失はないが製造のば
らつき等によシセンスアンプ部にアンバランスが生じて
いる場合、第３図節点ｌｒｔ点麹で示すように、内部信
号Ｂが高レベルから低レベルになると、中間レベルとな
るが内部信号Ｂが再び高レベルとなった後、センスアン
プ部のアンバランスにより低レベル（又は高レベル）と
なる。このため出力０ｔＪＴｄハイインピーダンス状態
から一時誤情報を出力した後選択セルの情報を出力する
ため、アクセスは出力ＯＵＴを内部信号ＤＯＥで制御し
た場合よυもさらに遅れるという問題がある。
上述した従来の回路に対し本発明は、出力のバタンピー
ダンス状態を制御する信号の発生部にプログラム回路を
もうけることにより出力のハイインピーダンス状態を制
御する信号をアドレスの変化からつくられるワンショッ
ト信号で制御するか否かをチヅプ検査時に、チップごと
に選択できるという独創的内容を有する。
ダンス状態を制御する信号の発生部にプログラム回路を
もうけることにより出力のハイインピーダンス状態を制
御する信号をアドレスの変化からつくられるワンショッ
ト信号で制御するか否かをチヅプ検査時に、チップごと
に選択できるという独創的内容を有する。
本発明によるメモリ回路はアドレスの変化からつくられ
るワンシ１ｌ−ｙ）信号によシセンスアンプ回路の出力
を一時中間レベルとした後選択セルの情報を伝達するよ
うにしたメモリ回路において、出力のハイインピーダン
ス状態を制御する信号の発生部にプログラム回路をもう
けることによシ出カッハイインピーダンス状態を制御す
る信号を、アドレス変化からつくられるワンショット信
号によって制御するか否かを選択できるようにしたこと
を特徴とする。
るワンシ１ｌ−ｙ）信号によシセンスアンプ回路の出力
を一時中間レベルとした後選択セルの情報を伝達するよ
うにしたメモリ回路において、出力のハイインピーダン
ス状態を制御する信号の発生部にプログラム回路をもう
けることによシ出カッハイインピーダンス状態を制御す
る信号を、アドレス変化からつくられるワンショット信
号によって制御するか否かを選択できるようにしたこと
を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路である。Ｆｒｉヒユー
ズ、Ｑｌ 〜Ｑ７ ｒｉＭＯ８ＦＥＴ 、Ａはアドレス
の変化からつくられるワンショット信号からつくられる
内部信号Ａの入力端子である。
ズ、Ｑｌ 〜Ｑ７ ｒｉＭＯ８ＦＥＴ 、Ａはアドレス
の変化からつくられるワンショット信号からつくられる
内部信号Ａの入力端子である。
チヅプの検査時、前述の第３図の回路の動作時において
、出力波形に第６図のようにハイインピーダンス状態か
ら誤情報の出力をした後選択セルの情報を出力するとい
う異常があるか否かを検査する。出力波形に誤情報出力
の異常があるチップは第１図ヒユーズＦを切断する。出
力波形に誤情報出力の異常のみられないチップｒｉ第１
図のヒユーズＦを切断しない◎ 第１図のヒユーズＦを切断した場合、第１固接点ｌの電
位ｒｌレベルに固定されるため、第１図接点２の電位が
、アドレスの変化からつくられるワンショット信号から
つくられる内部信号Ａの逆相となることによシ、内部信
号ＤＯＢｒｔアドレスの変化からつくられるワンショッ
ト信号によって制御される信号となシ、出力ＯＵＴを制
御する。
、出力波形に第６図のようにハイインピーダンス状態か
ら誤情報の出力をした後選択セルの情報を出力するとい
う異常があるか否かを検査する。出力波形に誤情報出力
の異常があるチップは第１図ヒユーズＦを切断する。出
力波形に誤情報出力の異常のみられないチップｒｉ第１
図のヒユーズＦを切断しない◎ 第１図のヒユーズＦを切断した場合、第１固接点ｌの電
位ｒｌレベルに固定されるため、第１図接点２の電位が
、アドレスの変化からつくられるワンショット信号から
つくられる内部信号Ａの逆相となることによシ、内部信
号ＤＯＢｒｔアドレスの変化からつくられるワンショッ
ト信号によって制御される信号となシ、出力ＯＵＴを制
御する。
第１図のヒユーズＦを切断しない場合、第１固接点ｌの
電位は低レベルに固定されるため、第１固接点２の電位
が、内部信号Ａの電位にかかわらず、高レベルに固定さ
れることにより、内部信号り。
電位は低レベルに固定されるため、第１固接点２の電位
が、内部信号Ａの電位にかかわらず、高レベルに固定さ
れることにより、内部信号り。
Ｅｒｉアドレスの変化にかかわらず高レベルに固定され
出力ＯＵＴを制御しない。
出力ＯＵＴを制御しない。
従来の回路において各節点は第５図に示すようになるた
め出力ＯＵＴを内部信号ＤＯＥで制御すると、第３図節
点１に選択セルの情報が伝達されてから出力ＯＵＴに情
報が出力されるまでアクセスの損失が生じる。この場合
内部信号ＤＯＢを高レベルに固定し、出力ＯＵＴを内部
信号ＤＯＥで制御しないようにすると、第６図に実線で
示すようにアクセスの損失はなくなシアクセスが速くな
る。また、製造のはらつき等によシセンスアンプ部にア
ンバランスが生じている場合、第６図点線で示すように
出力波形にハイインピーダンス状態から誤情報の出力を
した後選択セルの情報を出力するという異常がみられる
。このときアクセスは第５図、第６図点線で示すように
出力ＯＵＴを内部信号ＤＯＥで制御した方が内部信号Ｄ
ＯＥで制御しない場合よシもアクセスは速い。本発明で
はチップの検査時にチップごとにアクセスがより速くな
るような上記２通シの回路方式を選択することが出来る
ため、高速品の歩留りを向上させることができる。
め出力ＯＵＴを内部信号ＤＯＥで制御すると、第３図節
点１に選択セルの情報が伝達されてから出力ＯＵＴに情
報が出力されるまでアクセスの損失が生じる。この場合
内部信号ＤＯＢを高レベルに固定し、出力ＯＵＴを内部
信号ＤＯＥで制御しないようにすると、第６図に実線で
示すようにアクセスの損失はなくなシアクセスが速くな
る。また、製造のはらつき等によシセンスアンプ部にア
ンバランスが生じている場合、第６図点線で示すように
出力波形にハイインピーダンス状態から誤情報の出力を
した後選択セルの情報を出力するという異常がみられる
。このときアクセスは第５図、第６図点線で示すように
出力ＯＵＴを内部信号ＤＯＥで制御した方が内部信号Ｄ
ＯＥで制御しない場合よシもアクセスは速い。本発明で
はチップの検査時にチップごとにアクセスがより速くな
るような上記２通シの回路方式を選択することが出来る
ため、高速品の歩留りを向上させることができる。
第２図は本発明の実施例２の回路である。Ｆはヒユーズ
、Ｑｌ 〜Ｑ６はＭＯＳＦＥＴ 、Ｉ ＩＩｄインバー
タである。Ａｒｉアドレス変化からつくられるワンシ！
！タト信号からつくられる内部信号の入力端子である。
、Ｑｌ 〜Ｑ６はＭＯＳＦＥＴ 、Ｉ ＩＩｄインバー
タである。Ａｒｉアドレス変化からつくられるワンシ！
！タト信号からつくられる内部信号の入力端子である。
チップ検査時前述第３図の回路動作時において第３図の
接点ｌの電位が中間レベルにならないチップはヒユーズ
Ｆを切断し、中間レベルになるチップはヒユーズＦを切
断しない。
接点ｌの電位が中間レベルにならないチップはヒユーズ
Ｆを切断し、中間レベルになるチップはヒユーズＦを切
断しない。
ヒユーズＦを切断した場合、第２固接点ｌの電位が高レ
ベルに固定されＱ４．Ｑ５はＯＮしＱ６ｒｉＯＦＦする
ため、第２同棲点２ｒｉ内部信号人の同相となることに
より内部信号ＤＯＥｒｌｔアドレスの変化によ多制御さ
れ、出力ＯＵＴを制御する。
ベルに固定されＱ４．Ｑ５はＯＮしＱ６ｒｉＯＦＦする
ため、第２同棲点２ｒｉ内部信号人の同相となることに
より内部信号ＤＯＥｒｌｔアドレスの変化によ多制御さ
れ、出力ＯＵＴを制御する。
ヒユーズＦを切断しない場合、第２固接点ｌの電位が低
レベルに固定され、Ｑ４．Ｑ５はＯＦＦしＱ６ｆｉＯＮ
するため第２同棲点２ｒｉ低レベルに固定されるため、
内部信号ＤＯＢｒｉ内部信号Ａの官位にかかわらず固定
され出力ＯＵＴを制御しない。
レベルに固定され、Ｑ４．Ｑ５はＯＦＦしＱ６ｆｉＯＮ
するため第２同棲点２ｒｉ低レベルに固定されるため、
内部信号ＤＯＢｒｉ内部信号Ａの官位にかかわらず固定
され出力ＯＵＴを制御しない。
以上説明したように本発明はチップの検査時にチップご
とに回路方式を２通力につくシ分けることができること
によル、チップごとによシアクセスの速くなるような回
路方式を選択することができるため、高速品の歩留シを
向上させることができるという効果がある。
とに回路方式を２通力につくシ分けることができること
によル、チップごとによシアクセスの速くなるような回
路方式を選択することができるため、高速品の歩留シを
向上させることができるという効果がある。
第１図は本発明の実施例１の回路図、第２図は実施例２
の回路図、第３図、第４図は従来の回路の図、第５図は
従来の回路の回路動作時の内部信号Ａ、Ｂ、ＤＯＥ及び
第３同棲点１．出力ＯＵＴの波形図、第６図は内部信号
ＤＯｈｉを高レベルに固定した場合の各節点の波形図で
ある。 代”人 弁１士 内 原 晋・、 ′−］）・
ノ 自 Ｌ−―・陽−一―−―■―−−−−−−−−−一−Ｊ８
５図 ＤＯＥ 躬６図
の回路図、第３図、第４図は従来の回路の図、第５図は
従来の回路の回路動作時の内部信号Ａ、Ｂ、ＤＯＥ及び
第３同棲点１．出力ＯＵＴの波形図、第６図は内部信号
ＤＯｈｉを高レベルに固定した場合の各節点の波形図で
ある。 代”人 弁１士 内 原 晋・、 ′−］）・
ノ 自 Ｌ−―・陽−一―−―■―−−−−−−−−−一−Ｊ８
５図 ＤＯＥ 躬６図
Claims (1)
- アドレスの変化からつくられるワンショット信号により
センスアンプ回路の出力を一時中間レベルとした後選択
セルの情報を伝達するようにしたメモリ回路において、
出力インピーダンス状態を制御する信号の発生部にプロ
グラム回路をもうけることにより出力のハイインピーダ
ンス状態を制御する信号をアドレス変化からつくられる
ワンショット信号によって制御するか否かを選択するこ
とができるようにしたことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132535A JPS62289992A (ja) | 1986-06-06 | 1986-06-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132535A JPS62289992A (ja) | 1986-06-06 | 1986-06-06 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62289992A true JPS62289992A (ja) | 1987-12-16 |
Family
ID=15083549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61132535A Pending JPS62289992A (ja) | 1986-06-06 | 1986-06-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62289992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447600A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-06 JP JP61132535A patent/JPS62289992A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447600A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
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