JPH0362553A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0362553A JPH0362553A JP1198213A JP19821389A JPH0362553A JP H0362553 A JPH0362553 A JP H0362553A JP 1198213 A JP1198213 A JP 1198213A JP 19821389 A JP19821389 A JP 19821389A JP H0362553 A JPH0362553 A JP H0362553A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- block
- circuit
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビルディングブロック方式またはマスタースラ
イス方式の半導体集積回路に利用され、特に、アナログ
信号を取り扱う回路のレイアウト設計を改善した半導体
集積回路に関する。
イス方式の半導体集積回路に利用され、特に、アナログ
信号を取り扱う回路のレイアウト設計を改善した半導体
集積回路に関する。
本発明は、チップ周辺に配置された複数のパッドおよび
入出力回路ブロックと、前記チップの内部領域に配置さ
れた少なくとも一つの回路ブロックとを備えたビルディ
ングブロック方式またはマスタースライス方式の半導体
集積回路において、前記回路ブロックと前記パッドまた
は前記入出力回路ブロックとの配線を中継接続するとこ
ろの、電気的に等価な入力端子および出力端子を有する
中継ブロックを設けることにより、 自動配線設計時において、前記回路ブロックと前記中継
ブロックとの配線を可能とし、配線を短くかつ複数の前
記回路ブロックの配線の重なりを防ぎ、設計開発期間を
短縮するとともに特性の向上を図ったものである。
入出力回路ブロックと、前記チップの内部領域に配置さ
れた少なくとも一つの回路ブロックとを備えたビルディ
ングブロック方式またはマスタースライス方式の半導体
集積回路において、前記回路ブロックと前記パッドまた
は前記入出力回路ブロックとの配線を中継接続するとこ
ろの、電気的に等価な入力端子および出力端子を有する
中継ブロックを設けることにより、 自動配線設計時において、前記回路ブロックと前記中継
ブロックとの配線を可能とし、配線を短くかつ複数の前
記回路ブロックの配線の重なりを防ぎ、設計開発期間を
短縮するとともに特性の向上を図ったものである。
ビルディングブロック方式あるいはマスタースライス方
式の半導体集積回路において、最近は短い開発期間を達
成するために、内部回路の配置および配線がコンピュー
タ等を使用し自動的に行われる。このような状況におい
て、回路機能ブロック間の配線やブロックとそれらの回
路が搭載されている半導体チップ周辺の電源や信号線を
取り出すパッドとの間の配線は個々の集積回路により異
なり、おうおうにして冗長で不合理な配線になる場合が
多々ある。これらの冗長な配線は、その信号線に余分な
負荷を与えることになり、そのため信号自体の伝播に遅
延が生じてくる。ディジタル回路においては各信号線の
遅延値に影響を及ぼすもののあらかじめその点を考慮に
入れて設計をすることでこの問題は回避できる。
式の半導体集積回路において、最近は短い開発期間を達
成するために、内部回路の配置および配線がコンピュー
タ等を使用し自動的に行われる。このような状況におい
て、回路機能ブロック間の配線やブロックとそれらの回
路が搭載されている半導体チップ周辺の電源や信号線を
取り出すパッドとの間の配線は個々の集積回路により異
なり、おうおうにして冗長で不合理な配線になる場合が
多々ある。これらの冗長な配線は、その信号線に余分な
負荷を与えることになり、そのため信号自体の伝播に遅
延が生じてくる。ディジタル回路においては各信号線の
遅延値に影響を及ぼすもののあらかじめその点を考慮に
入れて設計をすることでこの問題は回避できる。
一方、アナログブロックを含む半導体集積回路において
は、そのような冗長で不合理な配線はアナログブロック
の特性劣化や、ディジタル信号からのクロストーク等の
原因となるため、極めて不利益なものと言える。
は、そのような冗長で不合理な配線はアナログブロック
の特性劣化や、ディジタル信号からのクロストーク等の
原因となるため、極めて不利益なものと言える。
例えば、第５図に第一従来例として示されるように、Ｒ
ストリング型のＤＡコンバータ３の基準電圧入力端子４
および５とパッド８および９との間の配線６が無駄な長
いものになると、その配線抵抗の影響により、ゼロスケ
ールエラーおよびフルスケールエラーの劣化を生ずる。
ストリング型のＤＡコンバータ３の基準電圧入力端子４
および５とパッド８および９との間の配線６が無駄な長
いものになると、その配線抵抗の影響により、ゼロスケ
ールエラーおよびフルスケールエラーの劣化を生ずる。
また、この回路ブロックが複数になりそれらの基準電圧
入力端子が共通のパッドに接続されるような場合、第６
図の第二従来例に示されるような配線になると、ａ−ｂ
間、およびａ′−６７間の配線には、それぞれの基準電
圧入力端子４．．４ｂ、４ｃ、５．．５．および５ｃに
流れ込む電流の総和が流れるため、その電圧降下は極め
て大きなものとなり、ゼロスケールエラーおよびフルス
ケールエラー〇増大を招いてしまう。
入力端子が共通のパッドに接続されるような場合、第６
図の第二従来例に示されるような配線になると、ａ−ｂ
間、およびａ′−６７間の配線には、それぞれの基準電
圧入力端子４．．４ｂ、４ｃ、５．．５．および５ｃに
流れ込む電流の総和が流れるため、その電圧降下は極め
て大きなものとなり、ゼロスケールエラーおよびフルス
ケールエラー〇増大を招いてしまう。
しかし、このような配線を人手によって最短かつ最適な
配線に直すとなると開発期間の増加はまぬがれず、短開
発期間を最大メリットとするゲートアレー等のセミカス
タムＬＳＩではそれは事実上不可能と言える。
配線に直すとなると開発期間の増加はまぬがれず、短開
発期間を最大メリットとするゲートアレー等のセミカス
タムＬＳＩではそれは事実上不可能と言える。
前述したように、ビルディングブロック方式あるいはマ
スタースライス方式の半導体集積回路における従来のア
ナログブロックのレイアウト設計には、自動配置配線に
よる冗長で不合理な配線による特性劣化といった問題点
がある。
スタースライス方式の半導体集積回路における従来のア
ナログブロックのレイアウト設計には、自動配置配線に
よる冗長で不合理な配線による特性劣化といった問題点
がある。
本発明の目的は、前記の問題点を解消することにより、
アナログブロックのレイアウト設計を、冗長配線なしに
行うことができ、特性を改善できる半導体集積回路を提
供することにある。
アナログブロックのレイアウト設計を、冗長配線なしに
行うことができ、特性を改善できる半導体集積回路を提
供することにある。
本発明は、チップの周辺に配置された複数のパッドおよ
び入出力回路ブロックと、前記チップの内部領域に配置
された少な（とも一つの回路ブロックとを備えた半導体
集積回路において、少なくとも一つの電気的に等価な入
力端子および出力端子を有し、前記回路ブロックの内部
端子と前記パッドまたは前記入出力回路ブロックとを接
続する配線の中間接続点となる少なくとも一つの中継ブ
ロックを設けたことを特徴とする。
び入出力回路ブロックと、前記チップの内部領域に配置
された少な（とも一つの回路ブロックとを備えた半導体
集積回路において、少なくとも一つの電気的に等価な入
力端子および出力端子を有し、前記回路ブロックの内部
端子と前記パッドまたは前記入出力回路ブロックとを接
続する配線の中間接続点となる少なくとも一つの中継ブ
ロックを設けたことを特徴とする。
中継ブロックは、パッドまたは入出力回路ブロックと内
部領域内の回路ブロックとの間に設けられ、電気的に等
価な入力端子と出力端子とを有している。これにより、
自動配線設計時には、前記回路ブロックの内部端子と前
記中継ブロックの出力端子を結び、その入力端子を前記
パッドまたは入出力回路ブロックと接続する。この場合
、前記中継ブロックの配置位置を適切に設定することに
より、配線は冗長部分のない短いものとすることができ
る。さらに回路ブロックが複数の場合には前記中継ブロ
ックを１人力多出力端子とすることで、各回路ブロック
への配線が重畳されないでそれぞれに分離して配線可能
となる。
部領域内の回路ブロックとの間に設けられ、電気的に等
価な入力端子と出力端子とを有している。これにより、
自動配線設計時には、前記回路ブロックの内部端子と前
記中継ブロックの出力端子を結び、その入力端子を前記
パッドまたは入出力回路ブロックと接続する。この場合
、前記中継ブロックの配置位置を適切に設定することに
より、配線は冗長部分のない短いものとすることができ
る。さらに回路ブロックが複数の場合には前記中継ブロ
ックを１人力多出力端子とすることで、各回路ブロック
への配線が重畳されないでそれぞれに分離して配線可能
となる。
従って、試行錯誤することなく適切な配線設計を自動的
に行うことができ、開発期間を短縮できるとともに、配
線の短縮化と重畳配線の防止とによるエラー改善など特
性を向上させることができる。
に行うことができ、開発期間を短縮できるとともに、配
線の短縮化と重畳配線の防止とによるエラー改善など特
性を向上させることができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示す模式的レイア
ウト図であり、第２図はその中継ブロックの一例を示す
説明図である。
ウト図であり、第２図はその中継ブロックの一例を示す
説明図である。
本実−実施例は、チップｌの周辺に配置され外部接続端
子となる複数のパッド２と、チップ１の内部領域に配置
されたＲス） ＋ＪソングｎビットのＤＡコンバータ３
とを備えた半導体集積回路において、 本発明の特徴とするところの、入力端子１０および出力
端子１１を有し、ＤＡコンバータ３の高レベルの基準電
圧入力端子４および低レベルの基準電圧入力端子５と、
パッド８および９とをそれぞれ接続する配線６の中間接
続点となる二つの中継ブロック７を含んでいる。ここで
中継ブロック７の入力端子１０と出力端子１１とは配線
６により接続される。
子となる複数のパッド２と、チップ１の内部領域に配置
されたＲス） ＋ＪソングｎビットのＤＡコンバータ３
とを備えた半導体集積回路において、 本発明の特徴とするところの、入力端子１０および出力
端子１１を有し、ＤＡコンバータ３の高レベルの基準電
圧入力端子４および低レベルの基準電圧入力端子５と、
パッド８および９とをそれぞれ接続する配線６の中間接
続点となる二つの中継ブロック７を含んでいる。ここで
中継ブロック７の入力端子１０と出力端子１１とは配線
６により接続される。
中継ブロック７は自己の入力端子１０と出力端子１１と
が電気的に等価となっているので、電気的には配線１本
と何ら変わらないものであるが、この中継ブロックを回
路接続情報において、ＤＡコンバータ３の基準電圧入力
端子４および５に接続しておくことにより、自動配置配
線処理の段階で極めて有効な働きをする。つまり、この
中継ブロック７をパッド８および９とＤＡコンバータ３
の基準電圧入力端子４および５との中間付近、もしくは
自動配線プログラムの性質を考慮した最適の位置に強制
配置をすることで、アナログ信号系にとって極めて不利
益な冗長で不合理な配線を解消できる。
が電気的に等価となっているので、電気的には配線１本
と何ら変わらないものであるが、この中継ブロックを回
路接続情報において、ＤＡコンバータ３の基準電圧入力
端子４および５に接続しておくことにより、自動配置配
線処理の段階で極めて有効な働きをする。つまり、この
中継ブロック７をパッド８および９とＤＡコンバータ３
の基準電圧入力端子４および５との中間付近、もしくは
自動配線プログラムの性質を考慮した最適の位置に強制
配置をすることで、アナログ信号系にとって極めて不利
益な冗長で不合理な配線を解消できる。
いま、ＤＡコンバータ３を８ビツトのＤＡコンバータと
し、Ｒス） ＩＪング部の単位抵抗値を２００Ωとする
。そして、配線６の１ｍｍ当たりの抵抗値を４０Ωとす
ると、第５図の第一従来例に示すような中継ブロックを
使わない従来のレイアウトにおいては、パッド８と基準
電圧入力端子４間、ならびにパッド９と基準電圧入力端
子５間それぞれの配線長が２ｍｍおよび２．５＋ｎｍと
なり、となり、大幅な特性劣化となる。
し、Ｒス） ＩＪング部の単位抵抗値を２００Ωとする
。そして、配線６の１ｍｍ当たりの抵抗値を４０Ωとす
ると、第５図の第一従来例に示すような中継ブロックを
使わない従来のレイアウトにおいては、パッド８と基準
電圧入力端子４間、ならびにパッド９と基準電圧入力端
子５間それぞれの配線長が２ｍｍおよび２．５＋ｎｍと
なり、となり、大幅な特性劣化となる。
一方、第１図に示されるような中継ブロック７の使用に
より、冗長な配線が解消されたレイアウトにおいては、
前記のそれぞれの配線長が０．５ｍｍおよびｌ ｍｍと
短くなり、 となり、特性劣化を大幅に抑えることができる。
より、冗長な配線が解消されたレイアウトにおいては、
前記のそれぞれの配線長が０．５ｍｍおよびｌ ｍｍと
短くなり、 となり、特性劣化を大幅に抑えることができる。
第３図は本発明の第二実施例の要部を示す模式的レイア
ウト図、および第４図はその中継ブロック７ａの一例を
示す説明図である。
ウト図、および第４図はその中継ブロック７ａの一例を
示す説明図である。
本第二実施例は、三つのＲス） ＩＪング型型上ビット
ＤＡコンバータ３ａ 、３ｂおよび３Ｃが、それぞれの
高レベルならびに低レベルの基準電圧入力端子４ａ 、
４ｂおよび４ｃｓならびに５ａ 、５ｂおよび５Ｃが共
通のパッド８ならびに９ （あるいは外部人出カブロッ
ク）にそれぞれ、本発明の特徴とするところの中継ブロ
ック７ａを介して接続される。
ＤＡコンバータ３ａ 、３ｂおよび３Ｃが、それぞれの
高レベルならびに低レベルの基準電圧入力端子４ａ 、
４ｂおよび４ｃｓならびに５ａ 、５ｂおよび５Ｃが共
通のパッド８ならびに９ （あるいは外部人出カブロッ
ク）にそれぞれ、本発明の特徴とするところの中継ブロ
ック７ａを介して接続される。
この中継ブロック７ａは自己の入力端子１０および出力
端子１１は全て電気的に等価なので、１人力３出力の単
なる配線と同じであるが、この中継ブロック７ａを回路
接続情報において、前記三つのＤＡコンバータ３ａ１３
ｂおよび３ｃの高レベルおよび低レベルの基準電圧入力
端子４ａ 、４ｂ、４ｃ 、５ａ 、５ｂおよび５ｃに
接続しておくことにより、自動配置配線処理の段階で極
めて有効な働きをする。つまり、この中継ブロック７ａ
をパッド８および９ （あるいは外部人出カブロック）
の近くに配置することで三つのＤＡコンバータ３ａ。
端子１１は全て電気的に等価なので、１人力３出力の単
なる配線と同じであるが、この中継ブロック７ａを回路
接続情報において、前記三つのＤＡコンバータ３ａ１３
ｂおよび３ｃの高レベルおよび低レベルの基準電圧入力
端子４ａ 、４ｂ、４ｃ 、５ａ 、５ｂおよび５ｃに
接続しておくことにより、自動配置配線処理の段階で極
めて有効な働きをする。つまり、この中継ブロック７ａ
をパッド８および９ （あるいは外部人出カブロック）
の近くに配置することで三つのＤＡコンバータ３ａ。
３ｂおよび３ｃのＲスト９フフ部に流れる電流の総和の
電流が流れる第６図のａ−ｂ問およびａ′−ｂ’間の配
線経路を極めて短くすることができる。
電流が流れる第６図のａ−ｂ問およびａ′−ｂ’間の配
線経路を極めて短くすることができる。
いま、ＤＡコンバータ３ａ 、３ｂおよび３Ｃを８ビツ
トのＤＡコンバータとし、Ｒストリング部の単位抵抗値
を２００Ωとする。そして配線１ ｍｍの抵抗値を４０
Ωとすると、第６図の第二従来例に示すような中継ブロ
ックを使わない従来のレイアウトにおいては、ａ−ｂ問
およびａ ／ ｂ ／間の総和電流の流れる経路が冗
長に伸びそれぞれ２ｍｍおよび２．５ｍｍになったとす
ると、その基準電圧入力端子４ａおよび５ａがｂ点およ
び６２点に一番近くにあるＤＡコンバータ３ａでは、 と極めて悪い特性となる。
トのＤＡコンバータとし、Ｒストリング部の単位抵抗値
を２００Ωとする。そして配線１ ｍｍの抵抗値を４０
Ωとすると、第６図の第二従来例に示すような中継ブロ
ックを使わない従来のレイアウトにおいては、ａ−ｂ問
およびａ ／ ｂ ／間の総和電流の流れる経路が冗
長に伸びそれぞれ２ｍｍおよび２．５ｍｍになったとす
ると、その基準電圧入力端子４ａおよび５ａがｂ点およ
び６２点に一番近くにあるＤＡコンバータ３ａでは、 と極めて悪い特性となる。
一方、第３図の第二実施例のような中継ブロック７ａの
使用により総和電流の流れる経路を十分に小さくしたレ
イアウトにおいては、その部分における特性劣化はほと
んどなくなり、中継ブロック７ａとＤＡコンバータ３ａ
、 ３ｂおよび３Ｃの基準電圧入力端子４ａ 、４ｂ
、 ４ｃ 、 ５ａ 、 ５ｂおよび５Ｃとの間の配
線長骨の特性変動となるが、そこに流れる電流はＲスト
リング１本分であるので影響は少ない。一つのＤＡコン
バータ３ａ、３ｂまたは３Ｃに関し、その高レベルなら
びに低レベルの基準電圧入力端子４ａ 、４ｂおよび４
Ｃならびに５ａ 、５ｂおよび５Ｃと中継ブロックとの
間の配線長をそれぞれ２ｍｍならびに２．５ｍｍとする
と、となり、第６図の場合の配線長と同じでも特性劣化
が大幅に少なくなるのがわかる。
使用により総和電流の流れる経路を十分に小さくしたレ
イアウトにおいては、その部分における特性劣化はほと
んどなくなり、中継ブロック７ａとＤＡコンバータ３ａ
、 ３ｂおよび３Ｃの基準電圧入力端子４ａ 、４ｂ
、 ４ｃ 、 ５ａ 、 ５ｂおよび５Ｃとの間の配
線長骨の特性変動となるが、そこに流れる電流はＲスト
リング１本分であるので影響は少ない。一つのＤＡコン
バータ３ａ、３ｂまたは３Ｃに関し、その高レベルなら
びに低レベルの基準電圧入力端子４ａ 、４ｂおよび４
Ｃならびに５ａ 、５ｂおよび５Ｃと中継ブロックとの
間の配線長をそれぞれ２ｍｍならびに２．５ｍｍとする
と、となり、第６図の場合の配線長と同じでも特性劣化
が大幅に少なくなるのがわかる。
なお、前述の説明においては、パッドと回路ブロックの
接続を主に取り上げて説明したけれども、パッドの代わ
りに外部入出力回路ブロックとの接続についても同様で
ある。
接続を主に取り上げて説明したけれども、パッドの代わ
りに外部入出力回路ブロックとの接続についても同様で
ある。
以上説明したように、本発明は、ビルディングブロック
方式あるいはマスタースライス方式の半導体集積回路に
おいて、アナログ回路ブロックとこのアナログ回路ブロ
ックのアナログ信号系端子につながる中継的役割をする
中継ブロックとを有することで、アナログ回路ブロック
のアナログ信号系端子とチップ周辺パッド（あるいは外
部人出カブロック）との間あるいは他ブロックとの間の
配線を自動配線においても理想に近いものにすることが
でき、アナログ・ディジタル混載ＬＳＩの高性能化およ
び設計期間の短縮という相反する課題を一挙に解決でき
る効果がある。
方式あるいはマスタースライス方式の半導体集積回路に
おいて、アナログ回路ブロックとこのアナログ回路ブロ
ックのアナログ信号系端子につながる中継的役割をする
中継ブロックとを有することで、アナログ回路ブロック
のアナログ信号系端子とチップ周辺パッド（あるいは外
部人出カブロック）との間あるいは他ブロックとの間の
配線を自動配線においても理想に近いものにすることが
でき、アナログ・ディジタル混載ＬＳＩの高性能化およ
び設計期間の短縮という相反する課題を一挙に解決でき
る効果がある。
第１図は本発明の第一実施例の要部を示す模式的レイア
ウト図。 第２図はその中継ブロックの一例を示す説明図。 第３図は本発明の第二実施例の要部を示す模式的レイア
ウト図。 第４図はその中継ブロックの一例を示す説明図。 第５図は本発明の第一従来例の要部を示す模式的レイア
ウト図。 第６図は本発明の第二従来例の要部を示す模式的レイア
ウト図。 １・・・チップ、２．８．９・・・パッド、３．３ａ〜
３Ｃ−ＤＡ：７ンバータ、４．４ａ 〜４ｃ 、５．５
ａ〜５Ｃ・・・基準電圧入力端子、６・・・配線、７．
７ａ・・・中継ブロック、１０・・・入力端子、１１・
・・出力端子。 １：す・ノア ２，８，９：バーノド ３：ＤＡコンバータ ４．５：基″４′＠Ｌにか馬子 ６：配線 ７：中継アロツク 萬 図 萬−夷Ｗｉ例 雷 Ｍ−４舅例 （中月寛）”ロック） 昂 、角５二」〔犯例（中継アロツク） １：＋ラフ ２．８，９： ノで、ア ド ３ 、３ａ、３ｂ、３ｃ ： ＯＡコンバータ昂−従来
例 Ｍ ５ 圓 、ａ、４ｂ。 、ａ、５ｂ１ ：可凭漿 第二従来例 雷 ６ 口
ウト図。 第２図はその中継ブロックの一例を示す説明図。 第３図は本発明の第二実施例の要部を示す模式的レイア
ウト図。 第４図はその中継ブロックの一例を示す説明図。 第５図は本発明の第一従来例の要部を示す模式的レイア
ウト図。 第６図は本発明の第二従来例の要部を示す模式的レイア
ウト図。 １・・・チップ、２．８．９・・・パッド、３．３ａ〜
３Ｃ−ＤＡ：７ンバータ、４．４ａ 〜４ｃ 、５．５
ａ〜５Ｃ・・・基準電圧入力端子、６・・・配線、７．
７ａ・・・中継ブロック、１０・・・入力端子、１１・
・・出力端子。 １：す・ノア ２，８，９：バーノド ３：ＤＡコンバータ ４．５：基″４′＠Ｌにか馬子 ６：配線 ７：中継アロツク 萬 図 萬−夷Ｗｉ例 雷 Ｍ−４舅例 （中月寛）”ロック） 昂 、角５二」〔犯例（中継アロツク） １：＋ラフ ２．８，９： ノで、ア ド ３ 、３ａ、３ｂ、３ｃ ： ＯＡコンバータ昂−従来
例 Ｍ ５ 圓 、ａ、４ｂ。 、ａ、５ｂ１ ：可凭漿 第二従来例 雷 ６ 口
Claims (1)
- 【特許請求の範囲】 １、チップの周辺に配置された複数のパッドおよび入出
力回路ブロックと、 前記チップの内部領域に配置された少なくとも一つの回
路ブロックと を備えた半導体集積回路において、 少なくとも一つの電気的に等価な入力端子および出力端
子を有し、前記回路ブロックの内部端子と前記パッドま
たは前記入出力回路ブロックとを接続する配線の中間接
続点となる少なくとも一つの中継ブロックを設けた ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198213A JPH0362553A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198213A JPH0362553A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362553A true JPH0362553A (ja) | 1991-03-18 |
Family
ID=16387374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198213A Pending JPH0362553A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| US7482959B2 (en) | 2004-12-28 | 2009-01-27 | Kabushiki Kaisha Toshiba | D/A converter and communication apparatus |
-
1989
- 1989-07-31 JP JP1198213A patent/JPH0362553A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
| US7482959B2 (en) | 2004-12-28 | 2009-01-27 | Kabushiki Kaisha Toshiba | D/A converter and communication apparatus |
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