JPH0797620B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0797620B2 JPH0797620B2 JP60238765A JP23876585A JPH0797620B2 JP H0797620 B2 JPH0797620 B2 JP H0797620B2 JP 60238765 A JP60238765 A JP 60238765A JP 23876585 A JP23876585 A JP 23876585A JP H0797620 B2 JPH0797620 B2 JP H0797620B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- basic cells
- integrated circuit
- semiconductor integrated
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMOSマスタースライス方式集積回路やスタン
ダード・セル方式の集積回路において、内部領域に使用
されているゲート基本セル上に配置される機能ブロック
に関する。
ダード・セル方式の集積回路において、内部領域に使用
されているゲート基本セル上に配置される機能ブロック
に関する。
従来のこの種の機能ブロックの例として、ゲート基本セ
ルを２つ使用したCMOSインバータ回路のレイアウトを第
２図に示す。第２図において１個のゲート基本セル１
は、Ｐチャンネルトランジスタ領域２にはＸ方向にVDD
電源ライン３が通りＹ方向にポリシリンゲート４設けら
れソース領域５とドレイン領域６とを有し、Ｎチャンネ
ルトランジスタ領域12にはＸ方向GND電源ライン13が通
りＹ方向ポリシリゲート14が設けられソース領域15とド
レイン領域16とを有している。
ルを２つ使用したCMOSインバータ回路のレイアウトを第
２図に示す。第２図において１個のゲート基本セル１
は、Ｐチャンネルトランジスタ領域２にはＸ方向にVDD
電源ライン３が通りＹ方向にポリシリンゲート４設けら
れソース領域５とドレイン領域６とを有し、Ｎチャンネ
ルトランジスタ領域12にはＸ方向GND電源ライン13が通
りＹ方向ポリシリゲート14が設けられソース領域15とド
レイン領域16とを有している。
又、第２図においてＸ印はコンタクトを示し、Ｏは１層
アルミと２層アルミを接続するスルーホールを示す。図
のようにアルミ配線7,8を用いて、所定のコンタクト間
を接続することによりCMOSインバータ回路が構成され
る。その出力端子としてコンタクト21が一般に定義され
る。ここよりの配線は、CADシステムを使用して自動的
に行なわれる、通常コンタクト21に近接してスルホール
22をおき、ここより第２層アルミ配線によりＹ方向に配
線23を引く、次にスルホール24をおき、Ｘ方向に配線25
を引く、このように第１層アルミ配線、第２層アルミ配
線、スルホール、コンタクトを使用しながら次段の複数
の機能ブロックの入力端子に接続される。
アルミと２層アルミを接続するスルーホールを示す。図
のようにアルミ配線7,8を用いて、所定のコンタクト間
を接続することによりCMOSインバータ回路が構成され
る。その出力端子としてコンタクト21が一般に定義され
る。ここよりの配線は、CADシステムを使用して自動的
に行なわれる、通常コンタクト21に近接してスルホール
22をおき、ここより第２層アルミ配線によりＹ方向に配
線23を引く、次にスルホール24をおき、Ｘ方向に配線25
を引く、このように第１層アルミ配線、第２層アルミ配
線、スルホール、コンタクトを使用しながら次段の複数
の機能ブロックの入力端子に接続される。
上述した従来の機能ブロックでは、自動配線出来るよう
にチャンネル格子が定義されている為、アルミ配線の配
線巾は、一義的に決まってしまい、自由に細くしたり、
太くしたり出来ない。従って、例えば上述のCMOSインバ
ータ回路のスイッチング周波数が高くなり、信号ライン
に流れる電流（Ｉ）がスイッチング周波数に比例し、
又、信号ラインにつく負荷容量（Ｃ）に比例して増える
ことに対応できない。又、インバータ回路のON抵抗
（Ｒ）によっても信号ラインに流れる電流は変化する。
この様な状態で、負荷容量が大きく（具体的には、ファ
ンアウト数（F/O）が多く、アルミ配線長が長いことを
意味する。）、高速で動作させると、当然信号ラインを
流れる電流値が大きくなり、アルミ配線にエレクトロマ
イグレーションが発生するおそれが生じる為、負荷容
量、スイッチング動作周波数に制限がつくという欠点が
あった。
にチャンネル格子が定義されている為、アルミ配線の配
線巾は、一義的に決まってしまい、自由に細くしたり、
太くしたり出来ない。従って、例えば上述のCMOSインバ
ータ回路のスイッチング周波数が高くなり、信号ライン
に流れる電流（Ｉ）がスイッチング周波数に比例し、
又、信号ラインにつく負荷容量（Ｃ）に比例して増える
ことに対応できない。又、インバータ回路のON抵抗
（Ｒ）によっても信号ラインに流れる電流は変化する。
この様な状態で、負荷容量が大きく（具体的には、ファ
ンアウト数（F/O）が多く、アルミ配線長が長いことを
意味する。）、高速で動作させると、当然信号ラインを
流れる電流値が大きくなり、アルミ配線にエレクトロマ
イグレーションが発生するおそれが生じる為、負荷容
量、スイッチング動作周波数に制限がつくという欠点が
あった。
本発明の半導体集積回路は、半導体チップ上に複数のゲ
ート基本セルを配列し、該ゲート基本セル間に配線チャ
ンネルを規定した配線領域を設けておき、配列された該
ゲート基本セルを該配線チャンネルに沿って接続するこ
とにより、論理回路を構成する半導体集積回路におい
て、出力端子をそれぞれ有する複数のゲート基本セルで
構成された機能ブロックであってその内部で金属配線で
該複数のゲート基本セルの該出力端子間が接続された機
能ブロックを有し、該複数のゲート基本セルの該出力端
子のそれぞれから金属配線が該機能ブロックの外部に導
出され、これら導出された複数の金属配線はそれぞれ対
応する他の機能ブロックの入力端子に接続されているこ
とを特徴とする。
ート基本セルを配列し、該ゲート基本セル間に配線チャ
ンネルを規定した配線領域を設けておき、配列された該
ゲート基本セルを該配線チャンネルに沿って接続するこ
とにより、論理回路を構成する半導体集積回路におい
て、出力端子をそれぞれ有する複数のゲート基本セルで
構成された機能ブロックであってその内部で金属配線で
該複数のゲート基本セルの該出力端子間が接続された機
能ブロックを有し、該複数のゲート基本セルの該出力端
子のそれぞれから金属配線が該機能ブロックの外部に導
出され、これら導出された複数の金属配線はそれぞれ対
応する他の機能ブロックの入力端子に接続されているこ
とを特徴とする。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の機能ブロックのレイアウト図であ
る。第２図と共通な個所は同一番号信号で示している。
第２図の従来例と異なる点は、等価な出力端子が複数個
確保出来るようにレイアウトパターンを変えている点で
あり、等価出力端子31A,31Bをアルミ配線30にて直接結
んでいる点である。
は本発明の一実施例の機能ブロックのレイアウト図であ
る。第２図と共通な個所は同一番号信号で示している。
第２図の従来例と異なる点は、等価な出力端子が複数個
確保出来るようにレイアウトパターンを変えている点で
あり、等価出力端子31A,31Bをアルミ配線30にて直接結
んでいる点である。
この様にすることにより、等価な出力端子として、コン
タクト31A,31Bを、動作周波数、負荷容量に応じて使用
することが出来る。例えば、負荷容量が多い場合出力端
子31Aの近傍の格子にスルホール32Aを置き31Aと32Aの間
を第１層アルミ配線で結んでスルホール32AよりＹ方向
に第２層アルミ配線33Aを配線して、又、スルホール34A
において第１層配線35Aを配線して他の機能ブロックの
入力端子に接続すると共に、端子31Bについても同様な
形で他の機能ブロックの入力端子に接続する。このよう
に負荷容量を分割する形にすることにより各出力端子か
らの配線の電流密度が低減出来る。
タクト31A,31Bを、動作周波数、負荷容量に応じて使用
することが出来る。例えば、負荷容量が多い場合出力端
子31Aの近傍の格子にスルホール32Aを置き31Aと32Aの間
を第１層アルミ配線で結んでスルホール32AよりＹ方向
に第２層アルミ配線33Aを配線して、又、スルホール34A
において第１層配線35Aを配線して他の機能ブロックの
入力端子に接続すると共に、端子31Bについても同様な
形で他の機能ブロックの入力端子に接続する。このよう
に負荷容量を分割する形にすることにより各出力端子か
らの配線の電流密度が低減出来る。
以上説明したように本発明は、機能ブロックが金属配線
によって接続された等価な出力端子を複数個有すること
により、機能ブロックの高速動作や負荷容量が大きいと
きには、等価な出力端子を使用し出力信号ラインを分離
することにより、一本の信号ラインに極端に電流が集中
することをなくすことが出来、信号ラインの配線幅を広
げることなく、アルミ配線へのエレクトロマイグレーシ
ョンの発生を防ぐことが出来る効果がある。
によって接続された等価な出力端子を複数個有すること
により、機能ブロックの高速動作や負荷容量が大きいと
きには、等価な出力端子を使用し出力信号ラインを分離
することにより、一本の信号ラインに極端に電流が集中
することをなくすことが出来、信号ラインの配線幅を広
げることなく、アルミ配線へのエレクトロマイグレーシ
ョンの発生を防ぐことが出来る効果がある。
第１図は本発明の半導体集積回路の機能ブロックのレイ
アウト図、第２図は従来の機能ブロックのレイアウト図
である。
アウト図、第２図は従来の機能ブロックのレイアウト図
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 27/118 Ｈ０１Ｌ 21/82 Ｍ 21/88 Ｚ
Claims (1)
- 【請求項１】半導体チップ上に複数のゲート基本セルを
配列し、該ゲート基本セル間に配線チャンネルを規定し
た配線領域を設けておき、配列された該ゲート基本セル
を該配線チャンネル格子に沿って接続することにより、
論理回路を構成する半導体集積回路において、出力端子
をそれぞれ有する複数のゲート基本セルで構成された機
能ブロックであってその内部で金属配線で該複数のゲー
ト基本セルの該出力端子間が接続された機能ブロックを
有し、該複数のゲート基本セルの該出力端子のそれぞれ
から金属配線が該機能ブロックの外部に導出され、これ
ら導出された複数の金属配線はそれぞれ対応する他の機
能ブロックの入力端子に接続されていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238765A JPH0797620B2 (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238765A JPH0797620B2 (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298641A JPS6298641A (ja) | 1987-05-08 |
| JPH0797620B2 true JPH0797620B2 (ja) | 1995-10-18 |
Family
ID=17034929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238765A Expired - Lifetime JPH0797620B2 (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797620B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105569A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| JP4712633B2 (ja) * | 2005-08-04 | 2011-06-29 | 株式会社リコー | 自動原稿搬送装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
-
1985
- 1985-10-24 JP JP60238765A patent/JPH0797620B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298641A (ja) | 1987-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |