JPH0363944U - - Google Patents
Info
- Publication number
- JPH0363944U JPH0363944U JP1989125452U JP12545289U JPH0363944U JP H0363944 U JPH0363944 U JP H0363944U JP 1989125452 U JP1989125452 U JP 1989125452U JP 12545289 U JP12545289 U JP 12545289U JP H0363944 U JPH0363944 U JP H0363944U
- Authority
- JP
- Japan
- Prior art keywords
- package
- external connection
- large number
- connection terminals
- semiconductor devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Description
第１図は本考案の半導体素子収納用パツケージ
の一実施例を示す断面図、第２図は第１図に示す
半導体素子収納用パツケージの絶縁容器の底面図
、第３図は従来の半導体素子収納用パツケージの
断面図、第４図は第３図に示す半導体素子収納用
パツケージの絶縁容器の底面図である。 １……絶縁基体、１ａ……凹部、２……蓋体、
３……絶縁容器、５……メタライズリード、５ａ
，５ｂ……外部接続端子。
の一実施例を示す断面図、第２図は第１図に示す
半導体素子収納用パツケージの絶縁容器の底面図
、第３図は従来の半導体素子収納用パツケージの
断面図、第４図は第３図に示す半導体素子収納用
パツケージの絶縁容器の底面図である。 １……絶縁基体、１ａ……凹部、２……蓋体、
３……絶縁容器、５……メタライズリード、５ａ
，５ｂ……外部接続端子。
Claims (1)
- 内部に半導体素子を収容するための空所を設け
た絶縁容器の底面に多数の外部接続端子を形成し
て成る半導体素子収納用パツケージにおいて、前
記多数の外部接続端子のうち少なくとも１０％以
上が絶縁容器に設けた内部空所の下方に形成され
ていることを特徴とする半導体素子収納用パツケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989125452U JPH0363944U (ja) | 1989-10-26 | 1989-10-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989125452U JPH0363944U (ja) | 1989-10-26 | 1989-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363944U true JPH0363944U (ja) | 1991-06-21 |
Family
ID=31673322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989125452U Pending JPH0363944U (ja) | 1989-10-26 | 1989-10-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363944U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011160009A (ja) * | 1996-03-28 | 2011-08-18 | Intel Corp | 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法 |
| JP2018093230A (ja) * | 2018-03-05 | 2018-06-14 | 東芝メモリ株式会社 | ストレージ装置、及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151443A (ja) * | 1983-02-17 | 1984-08-29 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-10-26 JP JP1989125452U patent/JPH0363944U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151443A (ja) * | 1983-02-17 | 1984-08-29 | Fujitsu Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011160009A (ja) * | 1996-03-28 | 2011-08-18 | Intel Corp | 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法 |
| JP2018093230A (ja) * | 2018-03-05 | 2018-06-14 | 東芝メモリ株式会社 | ストレージ装置、及び電子機器 |