JPH0365748A - 集積回路のインターフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野〉 この発明は、デジタル集積回路を複数接続してシステム
を構成する場合に、集積回路内の配線長や入力容量のば
らつき等による信号遅延時間のば　つきを最少にし、集
積回路間のデータの受取りを確実に行うようにした集積
回路のインターフェイス回路にｒＩＡ′ｔＪる。

（従来の技術） データ信号をクロック入力によって集積回路内の７リツ
プフロツブに記憶する従来のインターフェイス回路を第
９図に示す。

第９図において、１はスタンダードセル、ゲートアレイ
等をレイアウトして構成するデジタル集積回路である。

この集積回路１は、データ信号端子２からのデータ信号
を入力バッファ３及び遅延素子１８の直列接続を介して
フリップフロップ５に記憶し内部処理を行う構成になっ
ている。クロック信号発生器６からのクロック信号は、
クロツク信＠端子７を介してバッファ８に人力され、ド
ライブされる。その出力クロック信号は、偶数段のイン
バータ素子１０〜１３を介してフリップフロップ５に入
力される。

インバータ素子１０〜１３は、実際には樹枝状に接続さ
れた選択枝路の１つであり、各選択枝路は、それぞれ階
層的なりロック信号を形成して、フリップフロップ等の
内部記憶セルを制御するようになっている。尚、フリッ
プ７０ツブ５は、クロックがロウレベルからハイレベル
に立上るタイミングでデータを記憶し、クロックが再度
ロウレベルからハイレベルに変わるまでの間、記憶した
データを出力する。

遅延素子１８は、フリップフロップ５より後段のフリッ
プフロップ（図示略〉にデータを受渡すときフリップフ
ロップ５との間でレーシングが起きないように、フリッ
プフロップ５に入力するデータ信号を遅延している。ま
た、クロック信号は、通常反転クロックではデユーティ
−のばらつき（±１５％）を考慮しなければならないた
め、同相クロックでの受渡しが行われる。インバータ素
子１０〜１３が偶数段（４個）であるのはこの理由によ
る。

上記において、クロック信号のクロックレートが数Ｍｌ
−１２〜数十ＭＨｚと高く、又、ＩＣ間での電源電圧差
、温度差、製造上のばらつき等により遅延時間に差があ
った場合、クロック入力よりデータ出力までの時間にば
らつきを生ずる場合が多く、一般にデータの確定してい
る時間が短くなる。

今、配線の引回し、入力容量のばらつき等を考慮した場
合、データ信号端子２に導かれるデータ信号のデータ確
定期間と、クロック信号端子７に導かれるクロック信号
とのタイミング関係が、第１０図に示すように、クロッ
ク信号のクロックレート７　Ｑ　ｎ５ｅｃに対し、デー
タの確定期間が±７ｎｓｅｃと短くなった条件で考える
。このような場合、フリップフロップ５へのデータ信号
の受渡しは、第１１図のように、クロック信号に対しさ
らにデータの確定期間が短くなる。

第１１図は、集積回路に入力する前のデータ信号及びク
ロック信号と、入力後のデータ信号及びクロック信号の
タイミングチャートを示す。（ａ）は入力前、即ちクロ
ック信号端子７におけるクロック信号、（ｂ）はデータ
信号端子２におけるデータ信号、（Ｃ）はインバータ素
子１３から出力するクロック信号、（ｄ）は遅延素子１
８から出力するデータ信号を表す。これによれば、フリ
ップフロップ５へ入力づるデータ信号及びクロック信号
は、（Ｃ）　、　（ｄ）のタイミングチャートに示すよ
うに、セットアツプタイムの余裕が２．　　ｌ　３　ｎ
５ｅｃ、ホールドタイムの余裕が１．６６ｎｓｅｃとな
ってしまう。

上記セットアツプ及びホールドタイムの余裕は次の第１
２図によって求めた。第１２図は第９図に示す各素子（
入カバッフ？３．遅延素子１８及び入力バッファ８）の
遅延量（単位ｎ５ｅｃ　）を仮想配線長を用いて計詐し
たものである。ここに、ＬＨはロウレベルからハイレベ
ルへの変化を示し、ＨＬはハイレベルからロウレベルへ
の変化を示す。また、ｋは、電源電圧１周囲温度、製造
ばらつき等による遅延時間のばらつき幅を表づ定数であ
り、スタンダードセル、ゲートアレイの場合は、０．４
〜２．２３程度の値をとる。通常ＩＣを設計する際、ｋ
の、値はＩＣ内部で一定とする。尚、ばらつき幅には標
準を１で表す。

第９図の回路の場合、ｋ＝２．２３としたときのＬＨ及
びＩＩＬは、それぞれＬＨは１２．９１　ｎ５ｅｃ、　
ＭＬは１５．３２ｎｓｅｃとなり、セットアツプタイム
は、７−　（１５，３２−１４，４５）−６，１３ｎｓ
ｅｃ。

ホールドタイムは７−（１４，４５−１２，９１）＝５
．４６ｎｓｅｃとなる。ここで、フリップフロップ５に
関してロウレベルＬのセットアツプタイム及びホールド
タイムは、所定の入力特性より、それぞれ１　、８　ｎ
５ｅｃ、　１　、７　ｎ５ｅｃとなり、ｋ＝２゜２３の
ときは、それぞれ略４．０ｎｓｅｃ、　３．８ｎｓｅｃ
となる。従って、セットアツプタイム余裕は、６．１３
−４．０＝２．１３、ホールドタイム余裕は、５．６４
−３．８−１．６６となる。

また、実際にＩＣ内部のレイアウトを行うと、設計時に
用いた仮想配線長とレイアウト後の実配線長に差が生じ
るため、設計時の遅延時間と変ゎってくる。特にスタン
ダードヒル、ゲートアレイ等自動配置を行うものは差が
生じやづい。

例えば遅延素子１８は実配線長が仮想配線長より短くな
る場合が多く、ｋ＝１における仮想配線長の遅延時間４
．２１　（Ｌｌｌ）　、　４．２０（ＨＬ）ｎｓｅｃに
対して、最も配線が短くなった場合の遅延時間は略２　
（ＬＨ／ＨＬ）ｎｓｅｃとなる。よって、ホールドタイ
ムが得られなくなり、ラッチミスを起こづ。

このような問題を無くすため、スタンダードセル、ゲー
トアレイには専用の遅延素子を用意したものもあるが、
回路規模が大きく、例えば略３ｎｓｅｃの遅延のために
、１ビツトの信号あたり２０グリツドを要してしまう。

また、遅延素子１８は、近時のＩＣ微細加工技術の発達
により、１素子あたりの遅延が短くなる傾向にあり、回
路規模は大きなものになる。回路規模は、配線上の大き
さを表すグリッドで表す。第９図で用いた各素子をグリ
ッド数で表ηと、クロック分配用インバータは３グリツ
ド、遅延用インバータは２グリツド、フリップフロップ
は７グリツドどなる。遅延素子１８は、インバータ６個
にて構成するが、この場合は１２グリツドが必要になる
。従って、データ信号が多い場合は、遅延素子１８によ
り回路が大規模化すると共に、消費電力の面で不利にな
る。

（発明が解決しようとする課題） 一般に、ＩＣ間でのデータの受渡しは、電源電圧差０周
囲部度差、製造上のばらつき等によって各信号の遅延時
間に差があり、クロックレートに対するデータ確立期間
が短くなる。特にスタンダードセルあるいはゲートアレ
ー等の基本セルをレイアウトして構築するシステムは、
設計時に用いた仮想配線長と実際の配線長とに差を生じ
るため、遅延素子等の遅延時間が変わってくる。このよ
うな場合、ＩＣ内部のフリップフロップ等のホールドタ
イムが得られなくなり、ラッチミスを生ずるという問題
があった。

この発明は上記問題点を除去し、ＩＣ内部の記憶セルに
ミスラッチ無くデータを記憶するようにした集積回路の
インターフェイス回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、クロック信号端子に導入されるクロック信
号のバッファと、データ信号端子に導入されるデータ信
号のバッファと、上記クロック信号を階層的に分配づる
タイミング信号分配手段と、上記分配手段にて分配され
た第１のタイミングのクロック信号によって上記データ
信号を記憶しデジタル処理するための第１の記憶セル群
と、上記データバッファと上記第１の記憶セル群の間に
それぞれ接続し、上記第１のタイミングより位相的に早
い第２のタイミングのクロック信号によって上記データ
バッファからのデータ信号を１時期ホールドしそのデー
タを上記第１の記憶セル群に受は渡す第２の記憶セル群
とを具備することを特徴とする。

（作用） この発明による第２の記憶セル群は、データ信号端子の
データ信号をクロック信号のロウレベル期間に通過し、
ハイレベルへの立上りで一時期ホールドするので、次段
の第１の記憶セル群に対してはデータ確率期間を長くす
ることができ、ミスラッチが無くなる。

（実施例〉 以下、実施例により詳細に説明する。

第１図はこの発明に係る集積回路のインターフェイス回
路の一実施例を示す構成図である。

第１図において、筆９図と同一の要素には共通の符号を
付す。本実施例のデジタル集積回路１は、データ信号２
を入力バッファ３でバッファ増幅し、増幅したデータ信
号をトランスペアレントラッチ４を介してフリップフロ
ップ５に記憶り゛る。トランスペアレントラッチ４は、
クロックがロウレベルのときに入力を通過し、クロック
がロウレベルからハイレベルになる立上りのタイミング
で入力を記憶する。そして、データを記憶しているクロ
ックのハイレベルの間はデータを出力している。

クロック信号はクロック信号発生器６よりクロック信号
端子７に供給される。端子７からのクロツク信号は、入
力バッファ８でバッファ増幅され、インバータ素子１０
〜１３を介してフリップフロップ５に入力される。

上記トランスペアレントラッチ４へのクロック信号は、
入力バッファ８からのクロック信号（第２のタイミング
）が入力されている。

尚、インバータ素子１０〜１３は、実際には、第２図に
示すように、樹枝状に接続され、クロック信号を階屑的
にフリップフロップ５等の記憶セルに供給する。

このような構成によれば、データ信号端子２より入力さ
れたデータ信号は、バッファ３を介してトランスペアレ
ントラッチ４に入力される。トランスペアレントラッチ
４は、バッファ８からのクロック信号の立上りのタイミ
ングで入力したデー信号を記憶し、クロックがハイレベ
ルの期間そのデータ信号を出力する。フリップ７０ツブ
５は、トランスペアレントラッチ４の出力を、クロック
信号の立上りのタイミングで記憶する。

今、クロック信号とデータ信号の関係が第１０図に示す
ようなタイミングで各端子２．７に供給された場合のト
ランスペアレントラッチ４とフリップフロップ５の動作
を説明する。

第３図に第１図の構成における各素子の遅延量（単位ｎ
５ｅｃ　）を仮想配線長を用いて示す。この図で、トラ
ンスペアレントラッチ４の出力期間遅延量は、同ラッチ
４がデータ信号を出力している期間の終了時期の遅れで
あり、クロック信号の８１遅延時間に関係している。

各素子の遅延量が第３図であるとき、データ信号がトラ
ンスペアレントラッチ４及びフリップフロップ５に記憶
されるタイミングは、第４図及び第５図のようになる。

第４図はばらつき幅ｋが０．４の場合であり、（ａ）　
、　（ｂ）は各端子３．２におけるクロック信号及びデ
ータ信号を示す。（Ｃ）はトランスペアレントラッチ４
に入力するクロック信号を示し、（ｄ）は同ラッチ４へ
入力するデータ信号を、（ｅ）はフリップ７０ツブ（Ｆ
Ｆ）５へ入力するクロック信号を、（ｆ）はフリップフ
ロップ（ＦＦ）５へ入力するデータ信号をそれぞれ示す
。また、第５図はｋが２．２３の場合であり、各信号（
ａ）〜（ｆ）は第４図と同じである。

例えばｋが０．４の場合、バッファ３の遅延量より、ト
ランスペアレントラッチ４へのデータ入力（第４図ｄ）
は、最大０．９２＋０．６４の時間、データ確定期間が
短くなる。一方、クロック信号（第４図Ｃ〉は、バッフ
ァ８によって０．７８遅延される。このようなデータ確
定期間とクロック信号とのタイミングは、セットアツプ
タイムの余裕が５　、９　Ｑ　ｎ５ｅｃ、ホールドタイ
ムの余裕が６．１８ｎＳｅＣであり、仮想配線長と実配
線長との差による遅延時間誤差２　（ＬＨ／ＨＬ）　ｎ
５ｅｃと比較しても、データ信号は、トランスペアレン
トラッチ４に確実にラッチされる。

しかして、トランスペアレントラッチ４は、クロック信
号がロウレベルのときは入力をスルーする。従って、フ
リップフロップ５は、０．９２＋０．６６だけ遅れたデ
ータ信号を入力することができ、トランスペアレントラ
ッチ４がデータを記憶しそれを出力する以前にデータ信
号を記憶可能になっている。さて、フリップフロップ５
は、トランスペアレントラッチ４の出力（第４図ｆ）を
、インバータ素子１０〜１３によって遅延されたクロッ
ク信号（第４図ｅ）にて記憶する。この場合のクロック
信号の遅延時間は、０．７８＋１．８２となる。これら
の値よりフリップフロップ５のセットアツプタイムの余
裕を求めると７．４６となる。

また、ホールドタイムの余裕は、トランスペアレントラ
ッチ４がデータ信号を出力する期間がクロック信号のハ
イレベル期間であるので、同ハイレベル期間、そのデユ
ーティ−のばらつき１０．５、トランスペアレントラッ
チ４の出力期間遅延量０゜９４及びに−０，４のときの
最少ホールドタイムとから計算により求めて、２２．１
６となる。

ｋが２．２３の場合も、トランスペアレントラッチ４へ
のクロック入力（第５図Ｃ）の遅延時間４．３７、デー
タ人力（第５図ｄ）の遅延時間５゜１１．３．５７より
、トランスペアレントラッチ４のセットアツプタイム余
裕は０．９１になり、ホールドタイムの余裕は２．４１
になる。また、フリップフロップ５へのクロック入力（
第５図ｅ）の遅延時間は４．３７＋１０．１７となり、
データ人力（第５図ｆ）の遅延時間は３．６６となる。

これらの値よりフリップフロップ５のセットアツプタイ
ムの余裕は、１３．８７になる。また、ホールドタイム
の余裕は、デユーティ−ばらつき１０．５を考慮したク
ロック信号のハイレベル期間、トランスペアレントラッ
チ４の出力期間遅延量５゜２２及びに＝２．２３のとき
の最小ホールドタイムより、１１．１７となる。

第６図に上記したセットアツプタイム及びホールドタイ
ムの余裕をまとめて示す。ｋが２．２３のときのトラン
スペアレントラッチ４のセットアツプタイム及びホール
ドタイムの余裕が０．９１゜２．４１であり、仮想配線
長と実配線長との違いによる遅延時間誤差に対して少な
い。しかし、トランスペアレントラッチ４のクロック入
力及びデータ入力の遅延時間は、配線１４．１５のみに
よって決まるため、上記遅延時間誤差は第９図の回路に
比べ少なくなる。

以上により、クロック分配用のインバータ素子１０〜１
３間を接続する配線長がＩＣ内部レイアウトによって仮
想配線長と変わり、遅延時間に誤差を生じても、フリッ
プフロップ５のラッチミスは生じないことがわかる。

また、回路規模としては、トランスペアレントラッチ４
のグリッド数は５であり、遅延素子１８のグリッド数に
比べ略半分で済む。

次に他の実施例を説明する。

第７図はこの発明に係るインターフェース回路の他の実
施例を示す。尚、第１図の実施例と共通する要素には同
一の符号を付す。

第７図において、データ信号はＮビットで構成され、デ
ータ信号端子２Ｎ〜２１より導入されるデータ信号をそ
れぞれフリップフロップ５Ｎ〜５１に記憶するようにな
っている。これに対応してバッファ８からトランスペア
レントラッチ４Ｎ〜４１をυｌｌｌ１するクロック信号
は、ドライブ用バッファ１７を介して各トランスペアレ
ントラッチ４Ｎ〜４１に入力される。データバッファ３
Ｎ〜３１とトランスペアレントラッチ４Ｎ〜４１間に接
続されたバッファ１６Ｎ〜１６１は、上記バッファ１７
によって遅延されるクロック信号の遅延時間に、データ
信号を合せるための遅延素子である。

このような構成のインターフェース回路は、駆動能力の
大きいバッファ１７にてトランスペアレントラッチ４Ｎ
〜４１にクロック信号を与えることで、データ信号のビ
ット数が増えてもバッファ８の出力波形に与える影響を
小さくしている。また、トランスペアレントラッチ４Ｎ
〜４１には、フリップフロップ５Ｎ〜５１を制御づるク
ロック信号より位相的に早いクロック信号が入力され、
第１図の回路と同様に、仮想配線長と実配線長の違いに
よる遅延時間誤差を生じても、フリップフロップ５Ｎ〜
５１にラッチミス無くデータ信号を記憶することができ
る。また、回路規模も例えば８ビツトデータ入力を想定
しても、バッファ１７はグリッド数で７．バッファ１６
は３であり、第９図と比べ増大することはない。

第８図はさらに他の実施例を示す。

本実施例は、バッファ８からのクロック信号をインバー
タ１９を介してトランスペアレントラッチ４Ｎ〜４１に
供給する。

このように構成しても、入力データが多ビットの場合に
、バッファ８の出力波形が影響されることはない。また
、インバータ索子１９は、ノンインバータタイプのバッ
ファより遅延時間が短いため、データバッファ３Ｎ〜３
１とトランスペアレントラッチ４Ｎ〜４１の間に遅延用
バッファを入れる必要がない。

［発明の効果］ 以上説明したようにこの発明によれば、スタンダードセ
ル、ゲートアレイ等の基本セルをレイアウトによって構
成するＩＣにおいて、仮想配線長と実配線長との違いに
よる遅延時間誤差を抑え、正確な入力データを記憶する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係る集積回路のインターフェイス回
路の一実施例を示づ構成図、第２図は上記実施例を詳述
づる回路図、第３図は各素子の遅延量を説明するための
説明図、第４図及び第５図（よ上記実施例の動作を示づ
タイムチ１？−ト、第６図は上記実施例によって改善さ
れるセットアツプタイム及びホールドタイムの余裕を示
す説明図、第７図はこの発明の他の実施例を示す構成図
、第８図はさらに他の実施例を示ず構成図、第９図は従
来のインターフェース回路を示す構成図、第１０図は上
記従来回路に入力するりロックとデータとのタイミング
を示すタイムチャート、第１１図は同従来回路の動作を
示すタイムチャート、第１２図は従来回路における各素
子の遅延量を示す説明図である。 １・・・デジタル集積回路、２・・・データ信号端子、
３・・・データバッファ、４・・・トランスペアレント
ラッチ、５・・・フリップ７０ツブ、６・・・クロック
信号発生器、７・・・クロック信号端子、８，９・・・
りＯツク用バッファ、１０〜１３．１９・・・インバー
タ素子。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 クロック信号端子に導入されるクロック信号をドライブ
   するバッファと、 データ信号端子に導入されるデータ信号をドライブする
   バッファと、 上記クロック信号を階層的に分配するタイミング信号分
   配手段と、 上記分配手段にて分配された第１のタイミングのクロッ
   ク信号によつて上記データ信号を記憶しデジタル処理す
   るための第１の記憶セル群と、上記データバッファと上
   記第１の記憶セル群の間にそれぞれ接続し、上記第１の
   タイミングより位相的に早い第２のタイミングのクロッ
   ク信号によって上記データバッファからのデータ信号を
   １時期ホールドしそのデータを上記第１の記憶セル群に
   受渡す第２の記憶セル群とを具備することを特徴とする
   集積回路のインターフェイス回路。