JPH0365893B2 - - Google Patents
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- Publication number
- JPH0365893B2 JPH0365893B2 JP59247111A JP24711184A JPH0365893B2 JP H0365893 B2 JPH0365893 B2 JP H0365893B2 JP 59247111 A JP59247111 A JP 59247111A JP 24711184 A JP24711184 A JP 24711184A JP H0365893 B2 JPH0365893 B2 JP H0365893B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- layer
- forming
- gate
- developer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にガ
リウムヒ素電界効果型トランジスタ（GaAs
FET）の製造方法に関する。
リウムヒ素電界効果型トランジスタ（GaAs
FET）の製造方法に関する。
GaAs FETの雑音特性や電力利得などの向上
のためには、ゲート抵抗（Rg）、ソース抵抗
（Rs）及びソース・ドレイン間容量（Cgs）の低
減、またトランスコンダクタンス（gm）の向上
等が必要である。
のためには、ゲート抵抗（Rg）、ソース抵抗
（Rs）及びソース・ドレイン間容量（Cgs）の低
減、またトランスコンダクタンス（gm）の向上
等が必要である。
このためにゲート長の短縮化は、Cgsの低減、
gmの向上に非常に有効で、これまで数多くのゲ
ート長短縮化の努力がなされてきた。
gmの向上に非常に有効で、これまで数多くのゲ
ート長短縮化の努力がなされてきた。
一般に、短ゲート長のゲートを有するGaAs
FETの製造方法は、一層のホトレジストをホト
リングラフイを用いてゲート形成予定地を開孔
し、GaAs表面を露出した後ゲート金属を被着
し、リフトオフ法によりゲートを形成する方法が
一般にとられている。
FETの製造方法は、一層のホトレジストをホト
リングラフイを用いてゲート形成予定地を開孔
し、GaAs表面を露出した後ゲート金属を被着
し、リフトオフ法によりゲートを形成する方法が
一般にとられている。
上述したように従来、短ゲート長のゲートを形
成する場合、以下のような欠点があつた。すなわ
ち、ゲート長短縮化に伴いゲート抵抗の増大を来
し、これが雑音特性等に悪影響を及ぼすというこ
とである。例えばゲート断面が長方形と仮定した
場合、ゲート金属厚が同じであれば、ゲート長と
抵抗は反比例の関係となる。
成する場合、以下のような欠点があつた。すなわ
ち、ゲート長短縮化に伴いゲート抵抗の増大を来
し、これが雑音特性等に悪影響を及ぼすというこ
とである。例えばゲート断面が長方形と仮定した
場合、ゲート金属厚が同じであれば、ゲート長と
抵抗は反比例の関係となる。
従つて、本発明の半導体装置の製造方法は、ゲ
ート長が短かく、しかもゲートの断面積が広く、
その結果ゲート抵抗が小さく非常に優れたRF特
性もつ半導体装置の製造方法を提供することを目
的とする。
ート長が短かく、しかもゲートの断面積が広く、
その結果ゲート抵抗が小さく非常に優れたRF特
性もつ半導体装置の製造方法を提供することを目
的とする。
本発明の第１の発明の半導体装置の製造方法
は、半導体基体上に下層のホトレジストを被着す
る工程と、該下層ホトレジスト上に下層ホトレジ
ストより現像液に対し溶解速度が速い上層のホト
レジストを被着する工程と、ゲート形成予定領域
パターンを露光後現像し２層のホトレジストの現
像液への溶解速度の差を利用し前記２層のホトレ
ジストの断面形状を階段状に形成する工程と、ゲ
ート電極を前記レジストが除去された領域に被着
形成する工程とを含んで構成される。
は、半導体基体上に下層のホトレジストを被着す
る工程と、該下層ホトレジスト上に下層ホトレジ
ストより現像液に対し溶解速度が速い上層のホト
レジストを被着する工程と、ゲート形成予定領域
パターンを露光後現像し２層のホトレジストの現
像液への溶解速度の差を利用し前記２層のホトレ
ジストの断面形状を階段状に形成する工程と、ゲ
ート電極を前記レジストが除去された領域に被着
形成する工程とを含んで構成される。
また、本発明の第２の発明の半導体装置の製造
方法は、半導体基体上に下層のホトレジストを被
着する工程と、該ホトレジストの表面に変成層を
形成する工程と、該変成層上に下層ホトレジスト
より現像液ひ対し溶解速度が速い上層のホトレジ
ストを形成する工程と、ゲート形成予定領域パタ
ーンを露光、現像し上層のホトレジストに開孔す
る工程と、開孔部の変成層を除去する工程と、現
像液により下層のホトレジストを現像して基板表
面を露出させると同時に前記２層のホトレジスト
開孔部の断面形状を階段状に形成する工程と、ゲ
ート電極を前記レジストが除去された領域に被着
形成する工程とを含んで構成される。
方法は、半導体基体上に下層のホトレジストを被
着する工程と、該ホトレジストの表面に変成層を
形成する工程と、該変成層上に下層ホトレジスト
より現像液ひ対し溶解速度が速い上層のホトレジ
ストを形成する工程と、ゲート形成予定領域パタ
ーンを露光、現像し上層のホトレジストに開孔す
る工程と、開孔部の変成層を除去する工程と、現
像液により下層のホトレジストを現像して基板表
面を露出させると同時に前記２層のホトレジスト
開孔部の断面形状を階段状に形成する工程と、ゲ
ート電極を前記レジストが除去された領域に被着
形成する工程とを含んで構成される。
以下、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第１図ａ〜ｅは本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
先ず、第１図ａに示すように、GaAs活性層１
上にポジ型ホトレジスト（例えばShipley社製
AZ2400）２をスピンコート法で約0.4μｍ被着す
る。次いでフレオンガス及び水素ガスによるドラ
イエツチングを行うことでホトレジスト２表面に
変成層３を形成する。続いてポジ型ホトレジスト
（Shipley社製AZ1350J）４をスピンコート法で約
1μｍ被着する。
上にポジ型ホトレジスト（例えばShipley社製
AZ2400）２をスピンコート法で約0.4μｍ被着す
る。次いでフレオンガス及び水素ガスによるドラ
イエツチングを行うことでホトレジスト２表面に
変成層３を形成する。続いてポジ型ホトレジスト
（Shipley社製AZ1350J）４をスピンコート法で約
1μｍ被着する。
次に、第１図ｂに示すように、ゲート形成予定
領域５の露光を行い、現像液（Shipley社製
AZ2401）で上層のホトレジスト４を現像する。
次いで酸素プラズマにより下層レジスト表面に形
成されている変成層３を除去する。
領域５の露光を行い、現像液（Shipley社製
AZ2401）で上層のホトレジスト４を現像する。
次いで酸素プラズマにより下層レジスト表面に形
成されている変成層３を除去する。
次に、第１図ｃに示すように、さらに上記した
現像液により下層のホトレジスト２を現像し、
GaAs表面を露出させる。このとき上層のホトレ
ジスト４の上記現像液への溶解速度は下層のホト
レジスト２より速いために、GaAs表面露出後の
下層ホトレジスト２と上層ホトレジスト４の断面
形状は第１図ｃに示すように、上層のホトレジス
トの抜け幅は下層のホトレジストの抜け幅より広
い形状となり断面は段階状となる。
現像液により下層のホトレジスト２を現像し、
GaAs表面を露出させる。このとき上層のホトレ
ジスト４の上記現像液への溶解速度は下層のホト
レジスト２より速いために、GaAs表面露出後の
下層ホトレジスト２と上層ホトレジスト４の断面
形状は第１図ｃに示すように、上層のホトレジス
トの抜け幅は下層のホトレジストの抜け幅より広
い形状となり断面は段階状となる。
次に、第１図ｄに示すように、ゲート金属とし
てアルミニウム６を全面に0.5μｍ程度真空蒸着法
により被着する。
てアルミニウム６を全面に0.5μｍ程度真空蒸着法
により被着する。
次に、第１図ｅに示すように、有機溶剤によつ
てホトレジストを除去することにより余分なアル
ミニウム６はリフトオフされ、ゲート電極５′を
形成することができる。
てホトレジストを除去することにより余分なアル
ミニウム６はリフトオフされ、ゲート電極５′を
形成することができる。
このように形成されたゲート電極は、ゲートの
断面形状はGaAsと接触する幅が短かく、上部が
広い、いわゆるＴ字型の形状となり、ゲート長が
短かく、ゲート抵抗が小さいGaAs FETを製造
することができることとなる。
断面形状はGaAsと接触する幅が短かく、上部が
広い、いわゆるＴ字型の形状となり、ゲート長が
短かく、ゲート抵抗が小さいGaAs FETを製造
することができることとなる。
なお上記実施例では下層ホトレジストの面に下
層ホトレジストの変成層を形成したが、変成層を
形成しなくても２層のホトレジストの選択により
同様の効果を得ることができる。なお変成層を形
成しない場合は２つのホトレジストが混り合わな
いものを選択すればより効果を発揮することがで
きる。
層ホトレジストの変成層を形成したが、変成層を
形成しなくても２層のホトレジストの選択により
同様の効果を得ることができる。なお変成層を形
成しない場合は２つのホトレジストが混り合わな
いものを選択すればより効果を発揮することがで
きる。
なお、上記実施例では、特定な材料、特定な条
件下に於ける例を説明したが、これに限定される
ものでなく、例えばGaAsに限らずシリコンや他
の化合物の半導体装置の製造方法に適用できるこ
とは言うまでもない。
件下に於ける例を説明したが、これに限定される
ものでなく、例えばGaAsに限らずシリコンや他
の化合物の半導体装置の製造方法に適用できるこ
とは言うまでもない。
以上説明したとおり、本発明によれば、ゲート
長が短かく、しかもゲートの断面積を広く形成す
ることができ、従つてゲート抵抗が小さく小型
で、しかも優れたRF特性を持つ半導体装置を製
造することが出来る。
長が短かく、しかもゲートの断面積を広く形成す
ることができ、従つてゲート抵抗が小さく小型
で、しかも優れたRF特性を持つ半導体装置を製
造することが出来る。
第１図ａ〜ｅは本発明の一実施例及びその製造
方法を説明するために工程順に示した断面図であ
る。 １……GaAs活性層、２……下層ホトレジス
ト、３……下層ホトレジストの変成層、４……上
層ホトレジスト、５……ゲート形成予定領域、
５′……ゲート電極、６……アルミニウム。
方法を説明するために工程順に示した断面図であ
る。 １……GaAs活性層、２……下層ホトレジス
ト、３……下層ホトレジストの変成層、４……上
層ホトレジスト、５……ゲート形成予定領域、
５′……ゲート電極、６……アルミニウム。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に下層のホトレジストを被着す
る工程と、該下層ホトレジスト上に下層ホトレジ
ストより現像液に対し溶解速度が速い上層のホト
レジストを被着する工程と、ゲート形成予定領域
パターンを露光後現像し２層のホトレジストの現
像液への溶解速度の差を利用し前記２層のホトレ
ジストの断面形状を階段状に形成する工程と、ゲ
ート電極を前記レジストが除去された領域に被着
形成する工程とを含むことを特徴とする半導体装
置の製造方法。 ２ 半導体基体上に下層のホトレジストを被着す
る工程と、該ホトレジストの表面に変成層を形成
する工程と、該変成層上に下層ホトレジストより
現像液に対し溶解速度が速い上層のホトレジスト
を形成する工程と、ゲート形成予定領域パターン
を露光、現像し上層のホトレジストに開孔する工
程と、開孔部の変成層を除去する工程と、現像液
により下層のホトレジストを現像して基板表面を
露出させると同時に前記２層のホトレジスト開孔
部の断面形状を階段状に形成する工程と、ゲート
電極を前記レジストが除去された領域に被着形成
する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247111A JPS61125176A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247111A JPS61125176A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125176A JPS61125176A (ja) | 1986-06-12 |
| JPH0365893B2 true JPH0365893B2 (ja) | 1991-10-15 |
Family
ID=17158596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247111A Granted JPS61125176A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125176A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793429B2 (ja) * | 1986-06-19 | 1995-10-09 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| US4283483A (en) * | 1979-07-19 | 1981-08-11 | Hughes Aircraft Company | Process for forming semiconductor devices using electron-sensitive resist patterns with controlled line profiles |
| JPS58199567A (ja) * | 1982-05-17 | 1983-11-19 | Toshiba Corp | シヨツトキ障壁型電界効果トランジスタ及びその製造方法 |
-
1984
- 1984-11-22 JP JP59247111A patent/JPS61125176A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125176A (ja) | 1986-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |