JPH036597B2 - - Google Patents
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- JPH036597B2 JPH036597B2 JP59097924A JP9792484A JPH036597B2 JP H036597 B2 JPH036597 B2 JP H036597B2 JP 59097924 A JP59097924 A JP 59097924A JP 9792484 A JP9792484 A JP 9792484A JP H036597 B2 JPH036597 B2 JP H036597B2
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- precharge
- clock
- vcc
- integrated circuit
- bootstrap
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はダイナミツク集積回路装置に関し、
特に高電圧から低電圧への電源電圧の変動を伴う
連続試験が、正常に行なわれることを可能にした
ダイナミツク集積回路装置に関するものである。
特に高電圧から低電圧への電源電圧の変動を伴う
連続試験が、正常に行なわれることを可能にした
ダイナミツク集積回路装置に関するものである。
第１図は従来のダイナミツク集積回路装置を示
す回路図であり、一例としてプリアンプなどに多
用されているダイナミツクフリツプフロツプ回路
の一例を示す。同図において、Q1〜Q8はMOSト
ランジスタ、C1およびC2はMOS容量、φ1は第２
図ｄに示すように電源電圧Vccレベルのクロツ
ク、φ2は第２図ｅに示すクロツク、φ3は第２図
ｂに示すクロツク、N1およびN2はブートストラ
ツプ端子、Ｉ／Ｏおよび／Ｏはプリチヤージ線
である。
す回路図であり、一例としてプリアンプなどに多
用されているダイナミツクフリツプフロツプ回路
の一例を示す。同図において、Q1〜Q8はMOSト
ランジスタ、C1およびC2はMOS容量、φ1は第２
図ｄに示すように電源電圧Vccレベルのクロツ
ク、φ2は第２図ｅに示すクロツク、φ3は第２図
ｂに示すクロツク、N1およびN2はブートストラ
ツプ端子、Ｉ／Ｏおよび／Ｏはプリチヤージ線
である。
次に、上記構成によるダイナミツク集積回路装
置の動作について第２図ａ〜第２図ｅを参照して
説明する。まず、時刻t0ではプリチヤージ線Ｉ／
Ｏおよび／Ｏをプリチヤージする。その後プリ
チヤージ線Ｉ／Ｏに第２図ａで実線で示すよう
に、“Ｈ”レベルの信号が伝えられ、プリチヤー
ジ線／Ｏに第２図ａの点線で示すように“Ｌ”
レベルの信号が伝えられると、このプリチヤージ
線／Ｏの電位が多少低下する。一方、クロツク
φ3は時刻t1で高レベルになるので、プリチヤージ
線／Ｏを強制的に低レベルに高速センスする。
このとき、高レベルにあるプリチヤージ線Ｉ／Ｏ
も多少引き込まれ、Vccレベルよりも低下するた
め、次に、時刻t2ではクロツクφ1は第２図ｄに示
すように、高レベルになり、ブートストラツプ端
子N1の電位はMOS容量C1の結合で、第２図ｃの
実線で示すように、Vcc＋VT以上に昇圧するた
め、プリチヤージ線Ｉ／ＯにはMOSトランジス
タQ1を通して、Vccレベルの電圧が現われる、い
わゆるリチヤージ作用が行なわれる。ここで、
VTはMOSトランジスタのスレツシホールド電圧
である。次に、時間t3ではクロツクφ1が第２図ｄ
に示すように低レベルになり、クロツクφ2は第
２図ｅに示すように高レベルになり、クロツク
φ3は第２図ｂに示すように低レベルになるため、
ブートストラツプ端子N1およびN2のイコライズ
やプリチヤージ線Ｉ／Ｏおよび／Ｏのプリチヤ
ージが行なわれる。
置の動作について第２図ａ〜第２図ｅを参照して
説明する。まず、時刻t0ではプリチヤージ線Ｉ／
Ｏおよび／Ｏをプリチヤージする。その後プリ
チヤージ線Ｉ／Ｏに第２図ａで実線で示すよう
に、“Ｈ”レベルの信号が伝えられ、プリチヤー
ジ線／Ｏに第２図ａの点線で示すように“Ｌ”
レベルの信号が伝えられると、このプリチヤージ
線／Ｏの電位が多少低下する。一方、クロツク
φ3は時刻t1で高レベルになるので、プリチヤージ
線／Ｏを強制的に低レベルに高速センスする。
このとき、高レベルにあるプリチヤージ線Ｉ／Ｏ
も多少引き込まれ、Vccレベルよりも低下するた
め、次に、時刻t2ではクロツクφ1は第２図ｄに示
すように、高レベルになり、ブートストラツプ端
子N1の電位はMOS容量C1の結合で、第２図ｃの
実線で示すように、Vcc＋VT以上に昇圧するた
め、プリチヤージ線Ｉ／ＯにはMOSトランジス
タQ1を通して、Vccレベルの電圧が現われる、い
わゆるリチヤージ作用が行なわれる。ここで、
VTはMOSトランジスタのスレツシホールド電圧
である。次に、時間t3ではクロツクφ1が第２図ｄ
に示すように低レベルになり、クロツクφ2は第
２図ｅに示すように高レベルになり、クロツク
φ3は第２図ｂに示すように低レベルになるため、
ブートストラツプ端子N1およびN2のイコライズ
やプリチヤージ線Ｉ／Ｏおよび／Ｏのプリチヤ
ージが行なわれる。
しかしながら、従来のダイナミツク集積回路装
置は電源電圧が高電圧（Vcc(H)）から低電圧
（Vcc(L)）に変化すると、下記に示すように誤動
作する。すなわち、この誤動作について第３図ａ
〜第３図ｆを参照して説明する。まず、時刻t0に
おいて、プリチヤージ線Ｉ／Ｏおよび／Ｏのプ
リチヤージ中に、電源電圧が第３図ａに示すよう
に、電圧（Vcc(H)）から電圧（Vcc(L)）に変化す
ると、プリチヤージ線Ｉ／Ｏおよび／Ｏはそれ
ぞれ第３図ｂの実線および点線で示すように追随
して変化すると共に、クロツクφ2も第３図ｆに
示すように追随して変化する。しかし、、ブート
ストラツプ端子N1およびN2の電位はトランジス
タQ3およびQ4がカツトオフ状態となるため、
Vcc(H)−VTの高電圧が残る。次に、時刻t1におい
て、プリチヤージ線Ｉ／Ｏに、第３図ｂの実線で
示すように、“Ｈ”レベルの信号が伝えられ、プ
リチヤージ線／Ｏに第３図ｂの点線で示すよう
に“Ｌ”レベルの信号が伝えられると、プリチヤ
ージ線／Ｏの電位が多少低下させる。一方、ク
ロツクφ3が第３図ｃに示すように、高レベルに
なり、プリチヤージ線／Ｏを低レベルに高速セ
ンスする。次に、時刻t2において、クロツクφ1は
第３図ｅに示すように、立ち上がると、プリチヤ
ージ線Ｉ／ＯをVcc(L)レベルにするリプリチヤー
ジ作用が行なわれる。次に、時刻t3ではクロツク
φ2が第３図ｅに示すように低レベルになり、ク
ロツクφ3が第３図ｆに示すように高レベルにな
り、クロツクφ3が第３図ｃに示すように低レベ
ルになると、ブートストラツプ端子N1およびN2
のイコライズや、プリチヤージ線Ｉ／Ｏおよび
Ｉ／Ｏのプリチヤージが行なわれる。このとき、
ブートストラツプ端子N1および2の電圧はトラン
ジスタQ7を通してイコライズされるが、同時に
ブートストラツプ端子N2はプリチヤージ線／
ＯとトランジスタQ4を通してプリチヤージされ
るので、トランジスタQ7がカツトオフ状態にな
り、十分なイコライズが行なわれない。すなわ
ち、ブートストラツプ端子N1にはVcc(H)−VT近
くの高電圧が、ブートストラツプ端子N2には
Vcc(L)−VTの低電圧がプリチヤージされている
ことにな。この後、次のサイクルで、プリチヤー
ジ線Ｉ／Ｏに“Ｌ”信号が与えられ、プリチヤー
ジ線／Ｏに“Ｈ”信号が伝えられたとき、プリ
チヤージ線Ｉ／Ｏ電位は多少低下するが、ブート
ストラツプ端子N1にはブートストラツプ端子N2
より高い電圧が残つているため、トランジスタ
Q1を通して、プリチヤージ線Ｉ／Ｏをプリチヤ
ージ線／Ｏより高レベルに保持しようとするた
め、正確な信号が伝わらず、この後、クロツク
φ3により、高速センスが行なわれた場合、再び
プリチヤージ線Ｉ／Ｏを高レベル、プリチヤージ
線を低レベルにし、誤動作が生ずることにな
る。そして、実際、ダイナミツク回路装置の試験
では、回路の動作マージンを調べるため、電源電
圧が7V程度から4V程度に変動する連続した試験
を行なうと、上記した原因により誤動作する欠点
があつた。
置は電源電圧が高電圧（Vcc(H)）から低電圧
（Vcc(L)）に変化すると、下記に示すように誤動
作する。すなわち、この誤動作について第３図ａ
〜第３図ｆを参照して説明する。まず、時刻t0に
おいて、プリチヤージ線Ｉ／Ｏおよび／Ｏのプ
リチヤージ中に、電源電圧が第３図ａに示すよう
に、電圧（Vcc(H)）から電圧（Vcc(L)）に変化す
ると、プリチヤージ線Ｉ／Ｏおよび／Ｏはそれ
ぞれ第３図ｂの実線および点線で示すように追随
して変化すると共に、クロツクφ2も第３図ｆに
示すように追随して変化する。しかし、、ブート
ストラツプ端子N1およびN2の電位はトランジス
タQ3およびQ4がカツトオフ状態となるため、
Vcc(H)−VTの高電圧が残る。次に、時刻t1におい
て、プリチヤージ線Ｉ／Ｏに、第３図ｂの実線で
示すように、“Ｈ”レベルの信号が伝えられ、プ
リチヤージ線／Ｏに第３図ｂの点線で示すよう
に“Ｌ”レベルの信号が伝えられると、プリチヤ
ージ線／Ｏの電位が多少低下させる。一方、ク
ロツクφ3が第３図ｃに示すように、高レベルに
なり、プリチヤージ線／Ｏを低レベルに高速セ
ンスする。次に、時刻t2において、クロツクφ1は
第３図ｅに示すように、立ち上がると、プリチヤ
ージ線Ｉ／ＯをVcc(L)レベルにするリプリチヤー
ジ作用が行なわれる。次に、時刻t3ではクロツク
φ2が第３図ｅに示すように低レベルになり、ク
ロツクφ3が第３図ｆに示すように高レベルにな
り、クロツクφ3が第３図ｃに示すように低レベ
ルになると、ブートストラツプ端子N1およびN2
のイコライズや、プリチヤージ線Ｉ／Ｏおよび
Ｉ／Ｏのプリチヤージが行なわれる。このとき、
ブートストラツプ端子N1および2の電圧はトラン
ジスタQ7を通してイコライズされるが、同時に
ブートストラツプ端子N2はプリチヤージ線／
ＯとトランジスタQ4を通してプリチヤージされ
るので、トランジスタQ7がカツトオフ状態にな
り、十分なイコライズが行なわれない。すなわ
ち、ブートストラツプ端子N1にはVcc(H)−VT近
くの高電圧が、ブートストラツプ端子N2には
Vcc(L)−VTの低電圧がプリチヤージされている
ことにな。この後、次のサイクルで、プリチヤー
ジ線Ｉ／Ｏに“Ｌ”信号が与えられ、プリチヤー
ジ線／Ｏに“Ｈ”信号が伝えられたとき、プリ
チヤージ線Ｉ／Ｏ電位は多少低下するが、ブート
ストラツプ端子N1にはブートストラツプ端子N2
より高い電圧が残つているため、トランジスタ
Q1を通して、プリチヤージ線Ｉ／Ｏをプリチヤ
ージ線／Ｏより高レベルに保持しようとするた
め、正確な信号が伝わらず、この後、クロツク
φ3により、高速センスが行なわれた場合、再び
プリチヤージ線Ｉ／Ｏを高レベル、プリチヤージ
線を低レベルにし、誤動作が生ずることにな
る。そして、実際、ダイナミツク回路装置の試験
では、回路の動作マージンを調べるため、電源電
圧が7V程度から4V程度に変動する連続した試験
を行なうと、上記した原因により誤動作する欠点
があつた。
したがつて、この発明の目的はブートストラツ
プ端子のイコライズを十分に行なうことにより、
電源電圧の変動を伴う連続試験が、正常に行なう
ことが可能なダイナミツク集積回路装置を提供す
るものである。
プ端子のイコライズを十分に行なうことにより、
電源電圧の変動を伴う連続試験が、正常に行なう
ことが可能なダイナミツク集積回路装置を提供す
るものである。
このような目的を達成するため、この発明はブ
ートストラツプ端子のイコライズを、ブートスト
ラツプした信号によつて十分に行なうものであ
り、以下実施例を用いて詳細に説明する。
ートストラツプ端子のイコライズを、ブートスト
ラツプした信号によつて十分に行なうものであ
り、以下実施例を用いて詳細に説明する。
第４図はこの発明に係るダイナミツク集積回路
装置の一実施例を示す回路図である。同図におい
て、φ4は第５図ｆに示すように、Vcc＋VT以上
にブートストラツプしたクロツクであり、このク
ロツクφ4はトランジスタQ7のゲートに印加する。
装置の一実施例を示す回路図である。同図におい
て、φ4は第５図ｆに示すように、Vcc＋VT以上
にブートストラツプしたクロツクであり、このク
ロツクφ4はトランジスタQ7のゲートに印加する。
次に、上記構成によるダイナミツク集積回路装
置の動作について、第５図ａ〜第５図ｆを参照し
て説明する。まず、プリチヤージ線Ｉ／Ｏおよび
Ｉ／Ｏがプリチヤージ中で、時刻t0において、電
源電圧がVcc(H)からVcc(L)に変化すると、この電
圧変化に追随て、プリチヤージ線Ｉ／Ｏの電位も
第５図ｂの実線で示すようにVcc(L)に、プリチヤ
ージ線／Ｏの電位も第５図ｂの点線で示すよう
にVcc(L)に、クロツクφ4の電位も第５図ｆに示す
ようにVcc(L)に、−VTに、それぞれ変わる。しか
し、ブートストラツプ端子N1およびN2の電位は
第５図ｄに示すようにVcc(H)−VTの高電圧であ
る。一方、クロツクφ3は時刻t1で高レベルになる
ので、プリチヤージ線／Ｏを強制的に低レベル
に高速センスする。このとき、高レベルにあるプ
リチヤージ線Ｉ／Ｏも多少引き込まれ、Vccレベ
ルよりも低下するため、この後の時刻t2ではクロ
ツクφ1は第５図ｅに示すように高レベルになり、
ブートストラツプ端子N1の電位はMOS容量C1の
結合で、第５図ｄの実線で示すようにVcc(L)＋
VT以上に昇圧するため、プリチヤージ線Ｉ／Ｏ
にはMOSトランジスタQ1を通して、Vcc(L)レベ
ルの電圧が現われる。いわゆるリチヤージ作用が
行なわれる。次に、時刻t3ではクロツクφ1が第５
図ｅに示すように低レベルになり、クロツクφ4
が第５図ｆに示すようにVcc(L)＋VT以上の高レ
ベルになり、クロツクφ3が第５図ｃに示すよう
に低レベルになり、ブートストラツプ端子N1お
よびN2のイコライズとプリチヤージ線Ｉ／Ｏお
よび／Ｏのプリチヤージが行なわれる。ここで
ブートストラツプ端子N2はプリチヤージ線／
Ｏ、トランジスタQ4を通してプリチヤージされ
るが、その到達電位はVcc(L)−VTであるたため、
トランジスタQ7はカツトオフせず、ブートスト
ラツプ端子N1およびN2の電位はこのブートスト
ラツプ端子N1およびN2の電位の和の半分である
（Vcc(H)＋Vcc(L)−2VT）／２にイコライズされる
ことになる。このため、この後、プリチヤージ線
Ｉ／Ｏに“Ｌ”信号、プリチヤージ線／Ｏに
“Ｈ”信号が伝わると、プリチヤージ線Ｉ／Ｏを
低レベル、プリチヤージ線／Ｏを高レベルにセ
ンスし、正常な動作が行なわれる。なお、厳密に
言うと、ブートストラツプ端子のイコライズ時
に、ブートストラツプ端子N2の電位が上昇する
ため、トランジスタQ7がカツトオフ状態になる
可能性があるが、電源電圧の変動が、実際の試験
レベル（7V〜4V）以内でれば全く問題がない。
置の動作について、第５図ａ〜第５図ｆを参照し
て説明する。まず、プリチヤージ線Ｉ／Ｏおよび
Ｉ／Ｏがプリチヤージ中で、時刻t0において、電
源電圧がVcc(H)からVcc(L)に変化すると、この電
圧変化に追随て、プリチヤージ線Ｉ／Ｏの電位も
第５図ｂの実線で示すようにVcc(L)に、プリチヤ
ージ線／Ｏの電位も第５図ｂの点線で示すよう
にVcc(L)に、クロツクφ4の電位も第５図ｆに示す
ようにVcc(L)に、−VTに、それぞれ変わる。しか
し、ブートストラツプ端子N1およびN2の電位は
第５図ｄに示すようにVcc(H)−VTの高電圧であ
る。一方、クロツクφ3は時刻t1で高レベルになる
ので、プリチヤージ線／Ｏを強制的に低レベル
に高速センスする。このとき、高レベルにあるプ
リチヤージ線Ｉ／Ｏも多少引き込まれ、Vccレベ
ルよりも低下するため、この後の時刻t2ではクロ
ツクφ1は第５図ｅに示すように高レベルになり、
ブートストラツプ端子N1の電位はMOS容量C1の
結合で、第５図ｄの実線で示すようにVcc(L)＋
VT以上に昇圧するため、プリチヤージ線Ｉ／Ｏ
にはMOSトランジスタQ1を通して、Vcc(L)レベ
ルの電圧が現われる。いわゆるリチヤージ作用が
行なわれる。次に、時刻t3ではクロツクφ1が第５
図ｅに示すように低レベルになり、クロツクφ4
が第５図ｆに示すようにVcc(L)＋VT以上の高レ
ベルになり、クロツクφ3が第５図ｃに示すよう
に低レベルになり、ブートストラツプ端子N1お
よびN2のイコライズとプリチヤージ線Ｉ／Ｏお
よび／Ｏのプリチヤージが行なわれる。ここで
ブートストラツプ端子N2はプリチヤージ線／
Ｏ、トランジスタQ4を通してプリチヤージされ
るが、その到達電位はVcc(L)−VTであるたため、
トランジスタQ7はカツトオフせず、ブートスト
ラツプ端子N1およびN2の電位はこのブートスト
ラツプ端子N1およびN2の電位の和の半分である
（Vcc(H)＋Vcc(L)−2VT）／２にイコライズされる
ことになる。このため、この後、プリチヤージ線
Ｉ／Ｏに“Ｌ”信号、プリチヤージ線／Ｏに
“Ｈ”信号が伝わると、プリチヤージ線Ｉ／Ｏを
低レベル、プリチヤージ線／Ｏを高レベルにセ
ンスし、正常な動作が行なわれる。なお、厳密に
言うと、ブートストラツプ端子のイコライズ時
に、ブートストラツプ端子N2の電位が上昇する
ため、トランジスタQ7がカツトオフ状態になる
可能性があるが、電源電圧の変動が、実際の試験
レベル（7V〜4V）以内でれば全く問題がない。
第６図はこの発明に係るダイナミツク集積回路
装置の他の実施例を示す回路図である。同図にお
いて、φ5は電源電圧レベルのクロツクであり、
プリチヤージ線Ｉ／Ｏおよび／Ｏのプリチヤー
ジより早く高レベルに立ち上がるクロツクであ
る。
装置の他の実施例を示す回路図である。同図にお
いて、φ5は電源電圧レベルのクロツクであり、
プリチヤージ線Ｉ／Ｏおよび／Ｏのプリチヤー
ジより早く高レベルに立ち上がるクロツクであ
る。
この実施例回路も、第４図と同様に動作するこ
とはもちろんである、電源電圧の変動を伴う試験
でも、ブートストラツプ端子N2のプリチヤージ
より、ブートストラツプ端子N1およびN2の電圧
のイコライズが先に行なわれるため、十分なイコ
ライズが行なわれ、正常に動作ることができる。
とはもちろんである、電源電圧の変動を伴う試験
でも、ブートストラツプ端子N2のプリチヤージ
より、ブートストラツプ端子N1およびN2の電圧
のイコライズが先に行なわれるため、十分なイコ
ライズが行なわれ、正常に動作ることができる。
７図はこの発明に係るダイナミツク集積回路装
置の更に他の実施例を示す回路図でる。同図にお
いて、φ6はクロツクφ2と同期し、第８図ｂに示
すように、Vcc＋VT以上のレベルにブートスト
ラツプしたクロツクである。この実施例回路にお
いても、第４図と同様に動作することはもとろん
であるが、更に説明すると、プリチヤージ線Ｉ／
Ｏおよび／Ｏがプリチヤージ中に、時刻t0にお
いて、電源電圧がVcc(H)からVcc(L)に変化する
と、プリチヤージ線Ｉ／Ｏ，／Ｏ，クロツク
φ2およびクロツクφ6もそれぞれ第８図ｃ、第８
図ｇ、第８図ｂに示すように追随して変わる。そ
して、プリチヤージ線Ｉ／Ｏおよび／ＯがVcc
(L)、クロツクφ6がVcc(L)＋VT以上の電圧になる
ため、ブートストラツプ端子N1およびN2の電圧
はVcc(H)からVcc(L)に放電する。その後、プリチ
ヤージ線Ｉ／Ｏに“Ｈ”信号、プリチヤージ線
Ｉ／Ｏに“Ｌ”信号が伝えられ、クロツクφ3に
より、高速センス、クロツクφ1によりリチヤー
ジが行なわれる。さらにその後、クロツクφ1が
低レベル、クロツクφ2が高レベル、クロツクφ3
が低レベルになり、ブートストラツプ端子N1お
よびN2のイコライズ、プリチヤージ線Ｉ／Ｏお
よび／Ｏのプリチヤージ線が行なわれ、正常な
動作が行なわれる。
置の更に他の実施例を示す回路図でる。同図にお
いて、φ6はクロツクφ2と同期し、第８図ｂに示
すように、Vcc＋VT以上のレベルにブートスト
ラツプしたクロツクである。この実施例回路にお
いても、第４図と同様に動作することはもとろん
であるが、更に説明すると、プリチヤージ線Ｉ／
Ｏおよび／Ｏがプリチヤージ中に、時刻t0にお
いて、電源電圧がVcc(H)からVcc(L)に変化する
と、プリチヤージ線Ｉ／Ｏ，／Ｏ，クロツク
φ2およびクロツクφ6もそれぞれ第８図ｃ、第８
図ｇ、第８図ｂに示すように追随して変わる。そ
して、プリチヤージ線Ｉ／Ｏおよび／ＯがVcc
(L)、クロツクφ6がVcc(L)＋VT以上の電圧になる
ため、ブートストラツプ端子N1およびN2の電圧
はVcc(H)からVcc(L)に放電する。その後、プリチ
ヤージ線Ｉ／Ｏに“Ｈ”信号、プリチヤージ線
Ｉ／Ｏに“Ｌ”信号が伝えられ、クロツクφ3に
より、高速センス、クロツクφ1によりリチヤー
ジが行なわれる。さらにその後、クロツクφ1が
低レベル、クロツクφ2が高レベル、クロツクφ3
が低レベルになり、ブートストラツプ端子N1お
よびN2のイコライズ、プリチヤージ線Ｉ／Ｏお
よび／Ｏのプリチヤージ線が行なわれ、正常な
動作が行なわれる。
なお、この実施例では別々にした例を示したが
ブートストラツプ端子のイコライズおよびプリチ
ヤージを、Vcc＋VT以上のブートストラツプし
た信号で行なつてもよいことはもちろんである。
ブートストラツプ端子のイコライズおよびプリチ
ヤージを、Vcc＋VT以上のブートストラツプし
た信号で行なつてもよいことはもちろんである。
第９図はこの発明に係るダイナミツク集積回路
装置の更に他の実施例を示す回路図である。同図
において、Q9〜Q11はMOSトランジスタである。
装置の更に他の実施例を示す回路図である。同図
において、Q9〜Q11はMOSトランジスタである。
なお、動作については第４図と同様に動作する
ことはもちろんである。
ことはもちろんである。
以上詳細に説明したように、この発明に係るダ
イナミツク集積回路装置によればブートストラツ
プ端子のイコライズを十分に行なうようにしたの
で、電源電圧の変動を伴う試験が正常に行なわれ
る効果がある。
イナミツク集積回路装置によればブートストラツ
プ端子のイコライズを十分に行なうようにしたの
で、電源電圧の変動を伴う試験が正常に行なわれ
る効果がある。
第１図は従来のダイナミツク集積回路装置を示
す回路図、第２図ａ〜第２図ｅおよび第３図ａ〜
第３図ｆはそれぞれ第１図の各部の波形を示す
図、第４図はこの発明に係るダイナミツク集積回
路装置の一実施例を示す回路図、第５図ａ〜第５
図ｆは第４図の各部の波形を示す図、第６図、第
７図および第９図はそれぞれこの発明に係るダイ
ナミツク集積回路装置の他の実施例を示す回路
図、第８図ａ〜第８図ｇは第７図各部の波形を示
す図である。 Q1〜QQ11……MOSトランジタ、C1およびC2…
…MOS容量、φ1〜φ6……クロツク、N1および
N2……ブートストラツプ端子、Ｉ／Ｏおよび
Ｉ／Ｏ……プリチヤージ線。なお、図中、同一符
号は同一または相当部分を示す。
す回路図、第２図ａ〜第２図ｅおよび第３図ａ〜
第３図ｆはそれぞれ第１図の各部の波形を示す
図、第４図はこの発明に係るダイナミツク集積回
路装置の一実施例を示す回路図、第５図ａ〜第５
図ｆは第４図の各部の波形を示す図、第６図、第
７図および第９図はそれぞれこの発明に係るダイ
ナミツク集積回路装置の他の実施例を示す回路
図、第８図ａ〜第８図ｇは第７図各部の波形を示
す図である。 Q1〜QQ11……MOSトランジタ、C1およびC2…
…MOS容量、φ1〜φ6……クロツク、N1および
N2……ブートストラツプ端子、Ｉ／Ｏおよび
Ｉ／Ｏ……プリチヤージ線。なお、図中、同一符
号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ １対のプートストラツプ端子を備えたダイナ
ミツクフリツプフロツプ回路を有するダイナミツ
ク集積回路装置において、上記プートストラツプ
端子のイコライズをプートストラツプした信号に
よつて十分に行なうことを特徴とするダイナミツ
ク集積回路装置。 ２ プートストラツプ端子は、そのプリチヤージ
をこのブートストラツプ端子のイコライズより遅
延させたことを特徴とする特許請求の範囲第１項
記載のダイナミツク集積回路装置。 ３ プートストラツプ端子は、そのプリチヤージ
を電源電圧レベルにしたこと特徴とする特許請求
の範囲第１項記載のダイナミツク集積回路装置。 ４ プートストラツプ端子は、そのプリチヤージ
およびイコライズをブートストラツプした信号に
よつて行なうことを特徴とする特許請求の範囲第
１項記載のダイナミツク集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097924A JPS60239990A (ja) | 1984-05-14 | 1984-05-14 | ダイナミツク集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097924A JPS60239990A (ja) | 1984-05-14 | 1984-05-14 | ダイナミツク集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239990A JPS60239990A (ja) | 1985-11-28 |
| JPH036597B2 true JPH036597B2 (ja) | 1991-01-30 |
Family
ID=14205231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097924A Granted JPS60239990A (ja) | 1984-05-14 | 1984-05-14 | ダイナミツク集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239990A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638458B2 (ja) * | 1993-12-27 | 1997-08-06 | 日本電気株式会社 | 半導体メモリ |
-
1984
- 1984-05-14 JP JP59097924A patent/JPS60239990A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60239990A (ja) | 1985-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |