JPH0366174A - 量子細線を有する半導体装置及びその製造方法 - Google Patents
量子細線を有する半導体装置及びその製造方法Info
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- JPH0366174A JPH0366174A JP20298889A JP20298889A JPH0366174A JP H0366174 A JPH0366174 A JP H0366174A JP 20298889 A JP20298889 A JP 20298889A JP 20298889 A JP20298889 A JP 20298889A JP H0366174 A JPH0366174 A JP H0366174A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
量子細線を有する半導体装置に関し、
十分に細い量子細線を制御性よくかつ容易に形成し、高
速動作を行なうことかできる半導体装置およびその製造
方法を提供することを目的とし、半導体基板上に、第１
及び第２の半導体層に挟まれた第１の半導体薄膜を設Ｇ
１、前記第１及び第２の半導体層の伝導電子に対するポ
テンシャル井戸又はポテンシャル障壁を形成し、積層さ
れた荊記憶１の半導体層、前記第１の半導体薄膜及び前
記第２の半導体層の一方の側壁に、第２の半導体薄膜を
介して第３の半導体層を設け、前記第２の半導体薄膜が
前記第３の半導体層の伝導電子に対してポテンシャル障
壁を形成し、積層された前記第１の半導体層、前記第１
の半導体薄膜及び前記第２の半導体層の他方の側壁に電
極を設け、前記電極と前記第３の半導体層との間に所定
の電圧を印加することにより、前記第１の半導体薄膜に
隣接する前記第３の半導体層界面に量子細線を形成する
ように構成する。
速動作を行なうことかできる半導体装置およびその製造
方法を提供することを目的とし、半導体基板上に、第１
及び第２の半導体層に挟まれた第１の半導体薄膜を設Ｇ
１、前記第１及び第２の半導体層の伝導電子に対するポ
テンシャル井戸又はポテンシャル障壁を形成し、積層さ
れた荊記憶１の半導体層、前記第１の半導体薄膜及び前
記第２の半導体層の一方の側壁に、第２の半導体薄膜を
介して第３の半導体層を設け、前記第２の半導体薄膜が
前記第３の半導体層の伝導電子に対してポテンシャル障
壁を形成し、積層された前記第１の半導体層、前記第１
の半導体薄膜及び前記第２の半導体層の他方の側壁に電
極を設け、前記電極と前記第３の半導体層との間に所定
の電圧を印加することにより、前記第１の半導体薄膜に
隣接する前記第３の半導体層界面に量子細線を形成する
ように構成する。
また、上記装置において、前記第１の半導体薄膜が複数
Ｎ設けられ、前記第３の半導体層界面に複数の量子細線
を形成するように構成する。
Ｎ設けられ、前記第３の半導体層界面に複数の量子細線
を形成するように構成する。
また、上記装置において、前記第１の半導体薄膜と前記
第１及び第２の半導体層とか超格子′ＪｆＩ造を形成し
ているように構成する。
第１及び第２の半導体層とか超格子′ＪｆＩ造を形成し
ているように構成する。
また、半導体基板上に、バンド構造の異なる第１及び第
２の半導体薄膜を交互に積層させて超格子層を形成し、
前記超格子層の一方の側をに、第３の半導体薄膜を介し
て動作層を設け、前記第３の半導体薄膜が前記動作層の
伝導電子に対してポテンシャル障壁を形成し、前記動作
層を挟むソース及びドレイン領域を形成し、前記超格子
層の他方の側壁にゲート電極を形成し、前記ゲート電極
に電圧を印加して前記動作層にチャネルとしての量子細
線を形成することによりドレイン領域電流を制御するよ
うに構成する。
２の半導体薄膜を交互に積層させて超格子層を形成し、
前記超格子層の一方の側をに、第３の半導体薄膜を介し
て動作層を設け、前記第３の半導体薄膜が前記動作層の
伝導電子に対してポテンシャル障壁を形成し、前記動作
層を挟むソース及びドレイン領域を形成し、前記超格子
層の他方の側壁にゲート電極を形成し、前記ゲート電極
に電圧を印加して前記動作層にチャネルとしての量子細
線を形成することによりドレイン領域電流を制御するよ
うに構成する。
［産業上の利用分野コ
本発明は量子細線を右する゛ｒ、樽体、装置及びその製
造方法に関する。
造方法に関する。
近年、半導体の結晶内にエネルＸ−ポテンシャルの構過
を作ることにより、ある領域内にキャリアを閉じ込め、
閉じ込められたキャリアの特異な性質を利用して、これ
までのデバイスにない特性を有する半導体デバイスを作
製することが行なわれている。
を作ることにより、ある領域内にキャリアを閉じ込め、
閉じ込められたキャリアの特異な性質を利用して、これ
までのデバイスにない特性を有する半導体デバイスを作
製することが行なわれている。
例えは量子効果が起こるほどに細い１次元の領域すなわ
ち量子細線にキャリアを閉じ込めると、このキャリアの
閉じ込められた方向への移動度が高くなる。このことを
利用して量子細線を用いた高速デバイスを作製すること
か考えられる。しかしそのためには、１次元の線が十分
に細い量子細線を制御性よくかつ容易に形成することが
要求される。
ち量子細線にキャリアを閉じ込めると、このキャリアの
閉じ込められた方向への移動度が高くなる。このことを
利用して量子細線を用いた高速デバイスを作製すること
か考えられる。しかしそのためには、１次元の線が十分
に細い量子細線を制御性よくかつ容易に形成することが
要求される。
［従来の技術］
従来の量子細線の形成方法を第６１７Ｉ乃至第１０図を
用いて説明する。
用いて説明する。
ＧａＡｓ基板３２」−に、このに ａ、 Ａ Ｓ ２’
Ｍ板３２の伝導電子に対してポテンシャル障壁を形成す
るＡ ’Ｊ Ｇ ａ Ａ ｓ Ｍ ３４を成長させる。
Ｍ板３２の伝導電子に対してポテンシャル障壁を形成す
るＡ ’Ｊ Ｇ ａ Ａ ｓ Ｍ ３４を成長させる。
そしてＡ、ＱＧａＡｓ層３４表面を選択的にエツチング
して、幅１０００人程度０満３６を形成する（第６図（
ａ）参照）。
して、幅１０００人程度０満３６を形成する（第６図（
ａ）参照）。
次いで、表面に凹凸を形成したＡｊＧａＡｓ層３４上に
ＧａＡｓ層３８を成長させる（第６図＜ｂ）参照）。
ＧａＡｓ層３８を成長させる（第６図＜ｂ）参照）。
こうして作製した半導体装置において、Ｇ ａ、 ＡＳ
層３８とＧａＡｓ基板３２との間に、第６１２１（ｃ）
に示すような方向に電圧を印加すると、この印加電圧と
ＡｊＧａＡｓ層３４の四部直下及び凸部直下のＧａＡｓ
基板３２表面に蓄積される電子の量との関係は、それぞ
れ第７図の実線及び破線に示されるようになる。
層３８とＧａＡｓ基板３２との間に、第６１２１（ｃ）
に示すような方向に電圧を印加すると、この印加電圧と
ＡｊＧａＡｓ層３４の四部直下及び凸部直下のＧａＡｓ
基板３２表面に蓄積される電子の量との関係は、それぞ
れ第７図の実線及び破線に示されるようになる。
いま、Ｇ ａ Ａ ｓ層３８とＧ ａ、 Ａ ｓ基板３
２との間の印加電圧を■１と■２との間の値に設定する
と、Ａ、ＱＧａ、Ａｓ層３４の四部直下のＧａＡｓ基板
３２表面のみに電子が蓄積され４、量子細線ｄ０を形成
する。
２との間の印加電圧を■１と■２との間の値に設定する
と、Ａ、ＱＧａ、Ａｓ層３４の四部直下のＧａＡｓ基板
３２表面のみに電子が蓄積され４、量子細線ｄ０を形成
する。
また、第６図に示されるＧａＡｓ基板３２の代わりにｎ
型ＧａＡｓ基板４２を用いてもよい。すなわち第８図に
示されるように、ｎ型ＧａＡｓ基４１？］２土に、表面
に幅１０００八稈度の凹凸を形成したＡ、１ｌＧａＡｓ
層３１１を成長さ氾、さらにこのＡｊ ＧａＡｓ層３４
上にＧａＡｓ層３８を成長させる。
型ＧａＡｓ基板４２を用いてもよい。すなわち第８図に
示されるように、ｎ型ＧａＡｓ基４１？］２土に、表面
に幅１０００八稈度の凹凸を形成したＡ、１ｌＧａＡｓ
層３１１を成長さ氾、さらにこのＡｊ ＧａＡｓ層３４
上にＧａＡｓ層３８を成長させる。
この場合、ＧａＡｓ層３８とｎ型ＧａＡｓ基板４２との
間に、第８図に示すような方向に電圧を印加すると、こ
の印加電圧とＡ、ＱＧａＡｓ層３４の四部直下及び凸部
直下のｎ型ＧａＡｓ基板４２表面に蓄積される電子の量
との関係は、それぞれ第９図の実線及び破線に示される
。
間に、第８図に示すような方向に電圧を印加すると、こ
の印加電圧とＡ、ＱＧａＡｓ層３４の四部直下及び凸部
直下のｎ型ＧａＡｓ基板４２表面に蓄積される電子の量
との関係は、それぞれ第９図の実線及び破線に示される
。
いま、Ｇ ａ、 Ａ ｓ層３８とＧａＡｓ基板４２との
間の印加電圧を−ｖ３と一■４との間の値に設定すると
、Ａ、ＮＧａＡｓ層３４の凹部直下のＧａＡＳ基板４２
界面では電子が排斥され、凸部直下のＧａＡｓ基板４２
表面のみに電子が残存して量子細線４４を形成する。
間の印加電圧を−ｖ３と一■４との間の値に設定すると
、Ａ、ＮＧａＡｓ層３４の凹部直下のＧａＡＳ基板４２
界面では電子が排斥され、凸部直下のＧａＡｓ基板４２
表面のみに電子が残存して量子細線４４を形成する。
しかし、これらの従来例にお心つる量子細線の太さは、
エツチングによって形成される凹凸部の幅に規定される
ため、マスク作製の限界である１０００人程度人程しか
制御することがてきないという問題があった。
エツチングによって形成される凹凸部の幅に規定される
ため、マスク作製の限界である１０００人程度人程しか
制御することがてきないという問題があった。
この問題を解決し、さらに細い量子ｆｆ：Ｉｆｌ線を形
成するため、第１０図に示される方法か用いられている
。
成するため、第１０図に示される方法か用いられている
。
ＧａＡｓ基板表面５２を研磨して、ジャス１〜面からあ
る角度の傾斜をつ？ｆる（第１０図（ａ）参照）。この
傾斜したＧ ａ Ａ Ｓ Ｍ板５２表面を拡大してみる
と、例えば幅１００人に１原子オータの２．８人の段差
か階段状に形成されている（第１０図（ｂ）参照）。
る角度の傾斜をつ？ｆる（第１０図（ａ）参照）。この
傾斜したＧ ａ Ａ Ｓ Ｍ板５２表面を拡大してみる
と、例えば幅１００人に１原子オータの２．８人の段差
か階段状に形成されている（第１０図（ｂ）参照）。
次いで、この傾斜したＧ ａ Ａ ｓ基板５２ ｔ：に
、例えばＭ Ｂ Ｂ （Ｍｏ１ｅｃｕｌａｒ Ｂｅａｔ
ＩＩＥｐｉｔａｘｙ）法を用いて、ＡＪＩＧａＡｓ層５
４を成長させる。さらにこのＡｊＧａＡｓ層５４上に、
Ｇ ａ、 Ａ ｓ薄膜及びＡＪＩＧａＡｓ薄膜を成長さ
せる。このとき、この結晶成長は段差の側壁から横方向
に進行するため、Ａ、ＱＧａＡｓ層５４側壁から横方向
へ最初の５０人だけＧａＡｓ薄膜を成長させ、続＜５０
八にＡＪ）ＧａＡｓ薄膜を成長させることができる。こ
の横方向へのＧａ Ａ ｓ薄膜とＡｊＧａＡｓ薄膜との
成長を交互に繰り返すことにより、Ｇ ａ Ａ ｓ薄膜
５６とＡＪＩＧａ、Ａｓ５８薄膜とを横方向に交互に形
成していく（第１０図（ｃ）参照）、。
、例えばＭ Ｂ Ｂ （Ｍｏ１ｅｃｕｌａｒ Ｂｅａｔ
ＩＩＥｐｉｔａｘｙ）法を用いて、ＡＪＩＧａＡｓ層５
４を成長させる。さらにこのＡｊＧａＡｓ層５４上に、
Ｇ ａ、 Ａ ｓ薄膜及びＡＪＩＧａＡｓ薄膜を成長さ
せる。このとき、この結晶成長は段差の側壁から横方向
に進行するため、Ａ、ＱＧａＡｓ層５４側壁から横方向
へ最初の５０人だけＧａＡｓ薄膜を成長させ、続＜５０
八にＡＪ）ＧａＡｓ薄膜を成長させることができる。こ
の横方向へのＧａ Ａ ｓ薄膜とＡｊＧａＡｓ薄膜との
成長を交互に繰り返すことにより、Ｇ ａ Ａ ｓ薄膜
５６とＡＪＩＧａ、Ａｓ５８薄膜とを横方向に交互に形
成していく（第１０図（ｃ）参照）、。
こうしてＧａＡｓ薄膜５６とＡｆＪＧａＡｓ薄膜５８と
からなるＧａＡｓ−ＡＮ ＧａＡｓ横方向超格子７１６
０がＡ、ＱＧａＡｓ層５４上に形成される（第１０図（
ｄ）参照）。
からなるＧａＡｓ−ＡＮ ＧａＡｓ横方向超格子７１６
０がＡ、ＱＧａＡｓ層５４上に形成される（第１０図（
ｄ）参照）。
次いで、このＧａＡｓ−ＡＮ ＧａＡｓ横方向超格子層
６０上に、ＧａＡｓ層６２を成長させる（第１０図（ｅ
）参照）。
６０上に、ＧａＡｓ層６２を成長させる（第１０図（ｅ
）参照）。
こうして作製した半導体装置において、ＧａＡｓ層６２
と゛ＧａＡｓ基板５２との間に、第１０図（ｆ）に示す
ような方向に所定の電圧を印加すると、Ａ、ＧＧａＡｓ
層５４を介して幅５０人のＧａＡｓ薄膜５６に対応する
ＧａＡｓ基板５２表面のみに電子が蓄積されて、量子細
線６４が形成される。
と゛ＧａＡｓ基板５２との間に、第１０図（ｆ）に示す
ような方向に所定の電圧を印加すると、Ａ、ＧＧａＡｓ
層５４を介して幅５０人のＧａＡｓ薄膜５６に対応する
ＧａＡｓ基板５２表面のみに電子が蓄積されて、量子細
線６４が形成される。
しかし、この従来例においては、ＧａＡｓ基板５２表面
を研磨する場合にどうしても場所によって傾斜が異なる
ため、ＧａＡｓ−ＡｆＪＧａＡｓｌ方向超格子層６０を
形成する際の周期が一定し難い。従ってＧａＡｓ基板５
２全面に均一な横方向超格子を形成することは困難であ
り、そのために量子細線６４の太さが不均一になるとい
う問題があった。
を研磨する場合にどうしても場所によって傾斜が異なる
ため、ＧａＡｓ−ＡｆＪＧａＡｓｌ方向超格子層６０を
形成する際の周期が一定し難い。従ってＧａＡｓ基板５
２全面に均一な横方向超格子を形成することは困難であ
り、そのために量子細線６４の太さが不均一になるとい
う問題があった。
［発明が解決しようとする課題］
このように従来の量子細線を有する半導体装置において
は、エツチング加工技術に規定されて十分に細い量子細
線を形成することができなかったり、均一な横方向超格
子の形成か困北なために量子細線の太さが不均一になっ
たりするという問題があった。
は、エツチング加工技術に規定されて十分に細い量子細
線を形成することができなかったり、均一な横方向超格
子の形成か困北なために量子細線の太さが不均一になっ
たりするという問題があった。
そこで本発明は、十分に細い量子細線を制御性よくかつ
容易に形成し、高速動作を行なうことかできる半導体装
置およびその製造方法を提供する１ ことを目的とする。
容易に形成し、高速動作を行なうことかできる半導体装
置およびその製造方法を提供する１ ことを目的とする。
［課題を解決するための手段］
上記課題は、半導体基板上に、第１及び第２の半導体層
に挟まれた第１の半導体薄膜を設け、前記第１及び第２
の半導体層の伝導電子に対するポテンシャル井戸又はポ
テンシャル障壁を形成し、積層された前記第１の半導体
層、前記第１の半導体薄膜及び前記第２の半導体層の一
方の■す壁に、第２の半導体薄膜を介して第３の半導体
層を設け、前記第２の半導体薄膜が前記第３の半導体層
の伝導電子に対してポテンシャル障壁を形成し、積層さ
れた前記第１の半導体層、前記第１の半導体薄膜及び前
記第２の半導体層の他方の側壁に電極を設け、前記電極
と前記第３の半導体層との間に所定の電圧を印加するこ
とにより、前記第１の半導体薄膜に隣接する前記第３の
半導体層界面に量子細線を形成することを特徴とする量
子細線を有する半導体装置によって達成される。
に挟まれた第１の半導体薄膜を設け、前記第１及び第２
の半導体層の伝導電子に対するポテンシャル井戸又はポ
テンシャル障壁を形成し、積層された前記第１の半導体
層、前記第１の半導体薄膜及び前記第２の半導体層の一
方の■す壁に、第２の半導体薄膜を介して第３の半導体
層を設け、前記第２の半導体薄膜が前記第３の半導体層
の伝導電子に対してポテンシャル障壁を形成し、積層さ
れた前記第１の半導体層、前記第１の半導体薄膜及び前
記第２の半導体層の他方の側壁に電極を設け、前記電極
と前記第３の半導体層との間に所定の電圧を印加するこ
とにより、前記第１の半導体薄膜に隣接する前記第３の
半導体層界面に量子細線を形成することを特徴とする量
子細線を有する半導体装置によって達成される。
また、上記課題は、半導体基板上に第１の半導２
体層、第１の半導体薄膜及び第２の半導体層を順に成長
させ、前記箪１及び第２の半導体層の伝導電子に対する
ポテンシャル井戸又はポテンシャル障壁を形成する工程
と、積層された前記第１の半導体層、前記第１の半導体
薄膜及び前記第２の半導体層の側壁を選択的にエツチン
グして露出させる工程と、前記露出させた１１＋、！Ｉ
壁に第２の半導体薄膜を介して第３の半導体層を成長さ
せ、前記第２の半導体薄膜が前記第３の半導体層の伝導
電子に対してポテンシャル障壁を形成する工程と、積層
された前記第１の半導体層、前記第１の半導体薄膜、前
記第２の半導体層の前記第３の半導体層と反対側の側壁
に電極を形成する工程とを具備することを特徴とする量
子細線を有する半導体装置の製造方法によって達成され
る。
させ、前記箪１及び第２の半導体層の伝導電子に対する
ポテンシャル井戸又はポテンシャル障壁を形成する工程
と、積層された前記第１の半導体層、前記第１の半導体
薄膜及び前記第２の半導体層の側壁を選択的にエツチン
グして露出させる工程と、前記露出させた１１＋、！Ｉ
壁に第２の半導体薄膜を介して第３の半導体層を成長さ
せ、前記第２の半導体薄膜が前記第３の半導体層の伝導
電子に対してポテンシャル障壁を形成する工程と、積層
された前記第１の半導体層、前記第１の半導体薄膜、前
記第２の半導体層の前記第３の半導体層と反対側の側壁
に電極を形成する工程とを具備することを特徴とする量
子細線を有する半導体装置の製造方法によって達成され
る。
また、上記課題は、上記装置において、前記第１の半導
体薄膜が複数層設けられ、前記第３の半導体層界面に複
数の量子、ｉＩ線を形成することを特徴とする量子細線
を有する半導体装置によって達成される。
体薄膜が複数層設けられ、前記第３の半導体層界面に複
数の量子、ｉＩ線を形成することを特徴とする量子細線
を有する半導体装置によって達成される。
３
４
また、上記課題は、上記装置において、前記第１の半導
体薄膜と前記第１及び第２の半導体層とが超格子構造を
形成していることを特徴とする量子細線を有する半導体
装置によって達成される。
体薄膜と前記第１及び第２の半導体層とが超格子構造を
形成していることを特徴とする量子細線を有する半導体
装置によって達成される。
また、上記課題は、半導体基板上に、バンド構造の異な
る第１及び第２の半導体薄膜を交互に積層させて超格子
層を形成し、前記超格子層の一方の側壁に、第３の半導
体薄膜を介して動作層を設け、前記第３の半導体薄膜が
前記動作層の伝導電子に対してポテンシャル障壁を形成
し、前記動作層を挟むソース及びドレイン領域を形成し
、前記超格子層の他方の側壁にゲート電極を形成し、前
記ゲート電極に電圧を印加して前記動作層にチャネルと
しての量子細線を形成する′ことによりドレイン領域電
流を制御することを特徴とする量子細線を有する半導体
装置によって達成される。
る第１及び第２の半導体薄膜を交互に積層させて超格子
層を形成し、前記超格子層の一方の側壁に、第３の半導
体薄膜を介して動作層を設け、前記第３の半導体薄膜が
前記動作層の伝導電子に対してポテンシャル障壁を形成
し、前記動作層を挟むソース及びドレイン領域を形成し
、前記超格子層の他方の側壁にゲート電極を形成し、前
記ゲート電極に電圧を印加して前記動作層にチャネルと
しての量子細線を形成する′ことによりドレイン領域電
流を制御することを特徴とする量子細線を有する半導体
装置によって達成される。
また、上記課題は、半導体基板上に、バンド構造の異な
る第１及び第２の半導体ＭＭを交互に積層させて超格子
層を形成する工程と、前記超格子層の側壁を選択エツチ
ング番こよって露出させ、この露出させた側壁に第３の
半導体ＦＪ膜を介して動作層を設け、前記第３の半導体
薄膜が前記動作層の伝導電子に対してポテンシャル障壁
を形成する工程と、前記動作層を挟むソース及びドレイ
ン領域を形成する工程と、前記超格子層の前記動作層と
反対側のｆｕｌｌ壁にゲート電極を形成する工程とを具
備することを特徴とする量子細線を有する半導体装置の
製造方法によって達成される。
る第１及び第２の半導体ＭＭを交互に積層させて超格子
層を形成する工程と、前記超格子層の側壁を選択エツチ
ング番こよって露出させ、この露出させた側壁に第３の
半導体ＦＪ膜を介して動作層を設け、前記第３の半導体
薄膜が前記動作層の伝導電子に対してポテンシャル障壁
を形成する工程と、前記動作層を挟むソース及びドレイ
ン領域を形成する工程と、前記超格子層の前記動作層と
反対側のｆｕｌｌ壁にゲート電極を形成する工程とを具
備することを特徴とする量子細線を有する半導体装置の
製造方法によって達成される。
［作 用コ
すなわち本発明は、第１及び第２の半導体層に挟まれ、
これら第１及び第２の半導体層の伝導電子に対するポテ
ンシャル井戸又はポテンシャル障壁を形成する第１の半
導体薄膜を設け、積層された第１の半導体層、第１の半
導体薄膜及び第２の半導体層の側壁にポテンシャル障壁
を形成する第２の半導体薄膜を介して第３の半導体層を
設けることにより、第１の半導体薄膜に隣接する第３の
半導体層界面に量子細線を形成することができるため、
量子細線の太さは第１の半導体薄膜の膜厚５ に規定される。
これら第１及び第２の半導体層の伝導電子に対するポテ
ンシャル井戸又はポテンシャル障壁を形成する第１の半
導体薄膜を設け、積層された第１の半導体層、第１の半
導体薄膜及び第２の半導体層の側壁にポテンシャル障壁
を形成する第２の半導体薄膜を介して第３の半導体層を
設けることにより、第１の半導体薄膜に隣接する第３の
半導体層界面に量子細線を形成することができるため、
量子細線の太さは第１の半導体薄膜の膜厚５ に規定される。
また、同様に前記第１及び第２の半導体層に挟まれた前
記第１の半導体薄膜を複・散積層することにより、この
複数の第１の半導＃４ｃ薄膜に対応して複数の量子細線
が形成されるため、量子細線の太さや本数やその周期は
第１の半導体薄膜の膜厚や積層された膜の数や第１及び
第２の半導体層の層厚に規定される。
記第１の半導体薄膜を複・散積層することにより、この
複数の第１の半導＃４ｃ薄膜に対応して複数の量子細線
が形成されるため、量子細線の太さや本数やその周期は
第１の半導体薄膜の膜厚や積層された膜の数や第１及び
第２の半導体層の層厚に規定される。
そして量子細線を規定する半導体薄膜は半導体基板上に
垂直方向に成長又は積層させるため、その膜厚はｌ原子
オーダでの制御が容易に可能であり、従って例えば１原
子オーダという極めて細い量子細線を制御性よく容易に
形成することができる。
垂直方向に成長又は積層させるため、その膜厚はｌ原子
オーダでの制御が容易に可能であり、従って例えば１原
子オーダという極めて細い量子細線を制御性よく容易に
形成することができる。
さらに、こうした量子細線を動作層にチャネルとして形
成し、ゲート電極の印加電圧によってチャネルとしての
量子細線を制御することにより、ＦＢ’Ｉ’ （Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）のゲー
ト部として使用することができる。
成し、ゲート電極の印加電圧によってチャネルとしての
量子細線を制御することにより、ＦＢ’Ｉ’ （Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）のゲー
ト部として使用することができる。
６
［実施例］
以下、本発明を囮ホする実施例に基づいて具体的に説明
する。
する。
第１図（ａ）、（ｂ）は、それぞれ本発明の第１の実施
例による量子細線を有する半導体装置を示す斜視図及び
断面図である。
例による量子細線を有する半導体装置を示す斜視図及び
断面図である。
Ｇ ａ Ａ ｓ基板２上に、ＡＪＧａＡｓ層４を介して
、膜厚５０〇へのＧ ａ Ａ ｓ薄膜６及び膜厚５０〇
へのＡＪ）ＧａＡｓ薄膜８が交互に積層され、ＧａＡｓ
−Ａ、ｌｌＧａＡｓ超格子１０を形成している。
、膜厚５０〇へのＧ ａ Ａ ｓ薄膜６及び膜厚５０〇
へのＡＪ）ＧａＡｓ薄膜８が交互に積層され、ＧａＡｓ
−Ａ、ｌｌＧａＡｓ超格子１０を形成している。
このＧａＡｓ−ＡｊＧａＡｓ超格子層１０の一方の側壁
には、膜厚２０〇へのＡＪＩ ＧａＡｓ薄膜１２を介し
て、高抵抗のｉ型ＧａＡｓ層１４が形成されている。ま
た、ＧａＡｓ−Ａｊ ＧａＡｓ超格子層１０の他方の側
壁には、ｎ４型Ｇ ａ Ａ ｓ層１６が形成されている
。
には、膜厚２０〇へのＡＪＩ ＧａＡｓ薄膜１２を介し
て、高抵抗のｉ型ＧａＡｓ層１４が形成されている。ま
た、ＧａＡｓ−Ａｊ ＧａＡｓ超格子層１０の他方の側
壁には、ｎ４型Ｇ ａ Ａ ｓ層１６が形成されている
。
この半導体装置において、第１図（ｂ）に示されるよう
に、ｉ型Ｇ ａ Ａ ｓ層１４側に負の、ｎ”型ＧａＡ
ｓ層１６に正の電圧を印加すると、ｉ型ＧａＡｓ層１４
のＡＪＧａＡｓ薄１１１２との界面７ に、ＧａＡｓ−Ａ刃ＧａＡｓ超格子の周期に対応して同
じ周期で変化するポテンシャルが形成される。そしてＧ
ａＡｓ薄膜６に隣接する位置に形成されるポテンシャル
井戸に電子が蓄積され、電子の細線が形成される。この
ようにして、太さ５００Ａ以下で周期１０００Ａの量子
細線１８が形成される。
に、ｉ型Ｇ ａ Ａ ｓ層１４側に負の、ｎ”型ＧａＡ
ｓ層１６に正の電圧を印加すると、ｉ型ＧａＡｓ層１４
のＡＪＧａＡｓ薄１１１２との界面７ に、ＧａＡｓ−Ａ刃ＧａＡｓ超格子の周期に対応して同
じ周期で変化するポテンシャルが形成される。そしてＧ
ａＡｓ薄膜６に隣接する位置に形成されるポテンシャル
井戸に電子が蓄積され、電子の細線が形成される。この
ようにして、太さ５００Ａ以下で周期１０００Ａの量子
細線１８が形成される。
次に、第２図を用いて、第１図の量子細線を有する半導
体装置の製造方法を説明する。
体装置の製造方法を説明する。
ＧａＡｓ基板２上に、ＭＯＣＶＤ （Ｍｅｔａｌ Ｏｒ
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ ）法を用いて、ＡＪＩＧａＡｓ層４を成
長させる。続いてこのＡ、ＱＧ ａ Ａ ｓ層４上に、
膜厚５００人のＧａＡｓ薄膜６と膜厚５００人のＡ、Ｉ
！ＧａＡｓ薄膜８とを交互に積層し、ＧａＡｓ−ＡＪ！
ＧａＡｓ超格子層１０を形成する（第２図（ａ）参照〉
。
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ ）法を用いて、ＡＪＩＧａＡｓ層４を成
長させる。続いてこのＡ、ＱＧ ａ Ａ ｓ層４上に、
膜厚５００人のＧａＡｓ薄膜６と膜厚５００人のＡ、Ｉ
！ＧａＡｓ薄膜８とを交互に積層し、ＧａＡｓ−ＡＪ！
ＧａＡｓ超格子層１０を形成する（第２図（ａ）参照〉
。
次いで、所定のパターンのマスクを用いて、ＧａＡｓ−
Ａ、ｌｌ ＧａＡｓ超格子層１０を選択的にエツチング
する（第２図（ｂ ） ｖ照）。
Ａ、ｌｌ ＧａＡｓ超格子層１０を選択的にエツチング
する（第２図（ｂ ） ｖ照）。
続いて、露出させたＧａＡｓ−Ａｊ ＧａＡｓ超格子層
１０側壁及びＧａＡｓ層４上に、ＡＬＥ（Ａｔｏ■ｉｃ
Ｌａｙｅｒ Ｅｐｉｔａｘｙ）法を用いて、膜厚２０
０人のＡＪ ＧａＡｓ１膜１２を成長させる（第２図（
ｃ）参照）。
１０側壁及びＧａＡｓ層４上に、ＡＬＥ（Ａｔｏ■ｉｃ
Ｌａｙｅｒ Ｅｐｉｔａｘｙ）法を用いて、膜厚２０
０人のＡＪ ＧａＡｓ１膜１２を成長させる（第２図（
ｃ）参照）。
次いで、このＡ、１ｌＧａＡｓ薄膜１２に、ＡＬＥ法を
用いて、高抵抗のｉをＧａＡｓ層１４を成長させる（第
２図（ｄ）参照）。
用いて、高抵抗のｉをＧａＡｓ層１４を成長させる（第
２図（ｄ）参照）。
次いで、所定のパターンのマスクを用いて、再びＧａＡ
ｓ−Ａｊ ＧａＡｓ超格子層１ｏを選択的にエツチング
し、ＡｊＧａＡｓ薄月莫１２と反対［則のＧａＡｓ−Ａ
ｊＧａＡｓ超格子層１０側壁を露出させる（第２図（ｅ
）参照）。
ｓ−Ａｊ ＧａＡｓ超格子層１ｏを選択的にエツチング
し、ＡｊＧａＡｓ薄月莫１２と反対［則のＧａＡｓ−Ａ
ｊＧａＡｓ超格子層１０側壁を露出させる（第２図（ｅ
）参照）。
次いで、露出させたＧａＡｓ−ＡＪＩ ＧａＡｓ超格子
層１０ｍり壁及びＧａＡｓ層４上に、ＡＬＥ法を用いて
、ｎ＋型ｊ型Ｇ ａ、 Ａ ｓ Ｗｌｌ ６を形成し、
ＧａＡｓ電極とする〈第２図（ｆ＞参照〉。なおこのと
き、図示していないが、ｉ型Ｇ ａ Ａ ｓ層１４上に
も、電極としてｎ＋型ＧａＡｓ層を形成する。こうして
第１図に示す半導体装置を作製する。
層１０ｍり壁及びＧａＡｓ層４上に、ＡＬＥ法を用いて
、ｎ＋型ｊ型Ｇ ａ、 Ａ ｓ Ｗｌｌ ６を形成し、
ＧａＡｓ電極とする〈第２図（ｆ＞参照〉。なおこのと
き、図示していないが、ｉ型Ｇ ａ Ａ ｓ層１４上に
も、電極としてｎ＋型ＧａＡｓ層を形成する。こうして
第１図に示す半導体装置を作製する。
このように第１の実施例によれば、ｉ型ＧａＡ１つ
８層１４に形成される量子細線１８はＧａＡｓ基板２
ＧａＡｓ超格子層１０に規定される。ずなわち量子細線
１８の太さや本数やその周期は、ＧａＡｓ薄膜６の膜厚
や積層された膜の数やその周期によって決定される。そ
してＧａＡｓ基板２に垂直方向に形成されるＧａＡｓ−
ＡＪ）ＧａＡｓ超格子は、制御性よく容易に積層するこ
とができるため、量子細線１８の太さや本数やその周期
を制御性よく容易に形成することができる。
ＧａＡｓ超格子層１０に規定される。ずなわち量子細線
１８の太さや本数やその周期は、ＧａＡｓ薄膜６の膜厚
や積層された膜の数やその周期によって決定される。そ
してＧａＡｓ基板２に垂直方向に形成されるＧａＡｓ−
ＡＪ）ＧａＡｓ超格子は、制御性よく容易に積層するこ
とができるため、量子細線１８の太さや本数やその周期
を制御性よく容易に形成することができる。
従って、上記第１の実施例における量子細線１８は、太
さ５００Å以下で周期１０００人であるが、ＧａＡｓ薄
膜６、ＡＪＩＧａＡｓ薄ＩＩ！８の膜厚及びこれらの膜
の積層数を制御することにより量子細線の太さ、本数及
び各量子細線間の間隔等を制御することができるため、
例えば２．８へ程度の１原子オーダの極めて細い量子細
線を任意の本数、任意の間隔で、形成することが可能で
ある。
さ５００Å以下で周期１０００人であるが、ＧａＡｓ薄
膜６、ＡＪＩＧａＡｓ薄ＩＩ！８の膜厚及びこれらの膜
の積層数を制御することにより量子細線の太さ、本数及
び各量子細線間の間隔等を制御することができるため、
例えば２．８へ程度の１原子オーダの極めて細い量子細
線を任意の本数、任意の間隔で、形成することが可能で
ある。
次に、本発明の第２の実施例による量子細線を有する半
導体装置を、第３図の断面図を用いて説明する。
導体装置を、第３図の断面図を用いて説明する。
０
この第２の実施例は、第１図の半導体装置とほぼ同様の
構造を有し・ているが、ただ高抵抗のｉ型ＧａＡｓ層１
４の代わりにドナー不純物が添加されたｎ型ＧａＡｓ層
２０が設けられている。
構造を有し・ているが、ただ高抵抗のｉ型ＧａＡｓ層１
４の代わりにドナー不純物が添加されたｎ型ＧａＡｓ層
２０が設けられている。
そしてこの半導体装置においては、第３図に示されるよ
うに、ＧａＡｓ層２０側に正の、ｎ＋型ＧａＡｓ層１６
に負の電圧を印加する。この印加電圧により、ｉ型Ｇａ
Ａｓ層１４のＡ 、Ｇ Ｇ ａ Ａ ｓ薄膜１２との界
面において、ＧａＡｓ薄膜６に隣接する位置の電子が排
斥され、ＡｊＧａＡｓ薄膜８に隣接する位置のみに電子
が残留して電子の細線が形成される。
うに、ＧａＡｓ層２０側に正の、ｎ＋型ＧａＡｓ層１６
に負の電圧を印加する。この印加電圧により、ｉ型Ｇａ
Ａｓ層１４のＡ 、Ｇ Ｇ ａ Ａ ｓ薄膜１２との界
面において、ＧａＡｓ薄膜６に隣接する位置の電子が排
斥され、ＡｊＧａＡｓ薄膜８に隣接する位置のみに電子
が残留して電子の細線が形成される。
このようにして、ＧａＡｓ−Ａｊ ＧａＡｓ超格子の周
期に対応して同じ周期の量子細線２２が形成される。
期に対応して同じ周期の量子細線２２が形成される。
次に、本発明の第３の実施例による量子細線を有するＦ
Ｅ ’ｆ’を、第４図を用いて説明する。
Ｅ ’ｆ’を、第４図を用いて説明する。
第４図（ａ）はＦ Ｅ Ｔの斜視図、第４図（ｂ）はそ
のゲート部の断面図である。
のゲート部の断面図である。
ＧａＡｓ基板２上に、Ａ、ＩＩ ＧａＡｓ層４を介し１
２
て、膜厚５００人のＧａＡｓ薄膜６及び膜厚５０〇への
ＡＪＩＧａＡｓ薄膜８が交互に積層され、厚さ２ μｍ
のＧａＡｓ−ＡＪＩＧａＡｓ超格子層１０を形成してい
る。このＧａＡｓ−Ａ、Ｑ ＧａＡｓｆｉ格子層１０の
一方の側壁には、膜厚２０〇へのＡｊＩ ＧａＡｓ薄膜
１２を介して、高抵抗のｉ型ＧａＡｓ層からなる動作層
２４が形成されている。また、Ｇａ、Ａｓ−ＡｆＪＧａ
Ａｓ超格子層１０の他方の側壁には、ｎ＋型ＧａＡｓ層
からなるゲート電＃１２６が形成されている。さらに、
動作層２４の両側にはｎ＋型ＧａＡｓ層からなるソース
、ドレイン領域２８．３０が形成されている。
ＡＪＩＧａＡｓ薄膜８が交互に積層され、厚さ２ μｍ
のＧａＡｓ−ＡＪＩＧａＡｓ超格子層１０を形成してい
る。このＧａＡｓ−Ａ、Ｑ ＧａＡｓｆｉ格子層１０の
一方の側壁には、膜厚２０〇へのＡｊＩ ＧａＡｓ薄膜
１２を介して、高抵抗のｉ型ＧａＡｓ層からなる動作層
２４が形成されている。また、Ｇａ、Ａｓ−ＡｆＪＧａ
Ａｓ超格子層１０の他方の側壁には、ｎ＋型ＧａＡｓ層
からなるゲート電＃１２６が形成されている。さらに、
動作層２４の両側にはｎ＋型ＧａＡｓ層からなるソース
、ドレイン領域２８．３０が形成されている。
いま、ゲート電極２６に所定の正の電圧を印加すると、
上記第１の実施例の場合と同様にして、動作層２４のＡ
、ｌｌ ＧａＡｓ１膜１２との界面に、ＧａＡ’ｓ−Ａ
、ＯＧ、ａＡｓ超格子の周期に対応して電子が蓄積され
た量子細線が形成される。すなわち、これらの量子細線
がソース、ドレイン領域２８．３０を結ぶチャネルとな
る。従って、ゲート電圧を制御することにより、ソース
、ドレイン領域２８．３０間を流れるドレイン電流を制
御するトランジスタ動作が行なわれる。
上記第１の実施例の場合と同様にして、動作層２４のＡ
、ｌｌ ＧａＡｓ１膜１２との界面に、ＧａＡ’ｓ−Ａ
、ＯＧ、ａＡｓ超格子の周期に対応して電子が蓄積され
た量子細線が形成される。すなわち、これらの量子細線
がソース、ドレイン領域２８．３０を結ぶチャネルとな
る。従って、ゲート電圧を制御することにより、ソース
、ドレイン領域２８．３０間を流れるドレイン電流を制
御するトランジスタ動作が行なわれる。
次に、第５図を用いて、第４図の量子細線を有するＦＥ
Ｔの製造方法を説明する。
Ｔの製造方法を説明する。
第２図（ａ）〜（ｄ）に示す工程と同様にして、ＧａＡ
ｓ基板２上に、Ａ、ＱＧａＡｓ層４を介して、ＧａＡｓ
薄膜６．とＡ、ＱＧａＡｓ薄膜８とを積層したＧａＡｓ
−Ａｊ ＧａＡｓ超格子層１０を順に形成した後、選択
エツチングによって露出させたＧａＡｓ−Ａ、ｌ１Ｇａ
Ａｓ超格子層１０ （！ＩＩ壁及びＡｌＧａＡｓ層４上
に、膜厚２００人のＡＪＩＧａＡｓ薄膜１２を介して、
高抵抗のｉ型ＧａＡｓ層１４を成長させる（第５図（ａ
＞参′＠）。
ｓ基板２上に、Ａ、ＱＧａＡｓ層４を介して、ＧａＡｓ
薄膜６．とＡ、ＱＧａＡｓ薄膜８とを積層したＧａＡｓ
−Ａｊ ＧａＡｓ超格子層１０を順に形成した後、選択
エツチングによって露出させたＧａＡｓ−Ａ、ｌ１Ｇａ
Ａｓ超格子層１０ （！ＩＩ壁及びＡｌＧａＡｓ層４上
に、膜厚２００人のＡＪＩＧａＡｓ薄膜１２を介して、
高抵抗のｉ型ＧａＡｓ層１４を成長させる（第５図（ａ
＞参′＠）。
次いで、所定のパターンのマスクを用いて、再びＧａＡ
ｓ−ＡＪＩＧａＡｓ超格子層１０を選択的にエツチング
し、ＡＪＧａＡｓ薄膜１２と反対側のＧａＡｓ−ＡＪ！
ＧａＡｓ超格子層１０側壁を部分的に露出させる（第
５図（ｂ）参照〉。
ｓ−ＡＪＩＧａＡｓ超格子層１０を選択的にエツチング
し、ＡＪＧａＡｓ薄膜１２と反対側のＧａＡｓ−ＡＪ！
ＧａＡｓ超格子層１０側壁を部分的に露出させる（第
５図（ｂ）参照〉。
こうして露出させたＧａＡｓ−Ａｌ１ ＧａＡｓ超格子
層１０側壁及びＡ、ｌｌＧａＡｓ層４上に、ＡＬ３ Ｅ法を用いて、ｎ＋型ＧａＡｓ層からなるゲート電極２
６を形成する（第５図（Ｃ）参照）。なお、このときの
斜視図を第５図（ｄ）に示す。
層１０側壁及びＡ、ｌｌＧａＡｓ層４上に、ＡＬ３ Ｅ法を用いて、ｎ＋型ＧａＡｓ層からなるゲート電極２
６を形成する（第５図（Ｃ）参照）。なお、このときの
斜視図を第５図（ｄ）に示す。
次いで、高抵抗のＧａＡｓ層１２の両端部に、ＦＩＢ（
フォーカスイオンビーム）法を用いて例えばＳｔ（シリ
コン）等の不純物をイオン注入することにより、ｎ＋型
ＧａＡｓ層を形成してソース、ドレイン領域２８．３０
とする。そしてこれらのソース、ドレイン領域２８．３
０に挟まれた高抵抗のＧ ａ Ａ ｓ層１２が動作層２
４となる（第５図（ｅ）参照）。こうして第３図に示ず
ＦＦ、Ｔを作製する。
フォーカスイオンビーム）法を用いて例えばＳｔ（シリ
コン）等の不純物をイオン注入することにより、ｎ＋型
ＧａＡｓ層を形成してソース、ドレイン領域２８．３０
とする。そしてこれらのソース、ドレイン領域２８．３
０に挟まれた高抵抗のＧ ａ Ａ ｓ層１２が動作層２
４となる（第５図（ｅ）参照）。こうして第３図に示ず
ＦＦ、Ｔを作製する。
このように第３の実施例によれば、上記第１の実方色例
におけるＧａＡｓ−ＡｊＧａＡｓ超格子層１０及びＡＪ
ＩＧａＡｓ薄膜１２を挟んで設けられたｉ型ＧａＡｓ層
１４及びｎ＋型Ｇ ａ Ａ ｓ層１６を、それぞれＧａ
Ａｓ−Ａ！ＪＧａＡｓ超格子層１０及びＡｊＧａＡｓ薄
膜１２を挟んで設けられた動作層２４及びゲート電極２
６として使用することにより、ＦＥＴのゲート部として
使用すること ４ ができる。
におけるＧａＡｓ−ＡｊＧａＡｓ超格子層１０及びＡＪ
ＩＧａＡｓ薄膜１２を挟んで設けられたｉ型ＧａＡｓ層
１４及びｎ＋型Ｇ ａ Ａ ｓ層１６を、それぞれＧａ
Ａｓ−Ａ！ＪＧａＡｓ超格子層１０及びＡｊＧａＡｓ薄
膜１２を挟んで設けられた動作層２４及びゲート電極２
６として使用することにより、ＦＥＴのゲート部として
使用すること ４ ができる。
従って、動作層２４に太さや本数やその周期を制御性よ
く形成される量子細線１８をチャネルとして用いること
ができる。
く形成される量子細線１８をチャネルとして用いること
ができる。
すなわち、ゲート電圧によって動作層２４に形成される
チャネルとしての量子細線を制御し、ソース、ドレイン
領域２８．３０間を流れるトレイン電流を制御するトラ
ンジスタ動作を行なうことかできる。そしてこのとき、
１次元にのみ１２１じ込められた量子細線においては電
子の移動度か高くなるため、高速動作を実現することが
できる。
チャネルとしての量子細線を制御し、ソース、ドレイン
領域２８．３０間を流れるトレイン電流を制御するトラ
ンジスタ動作を行なうことかできる。そしてこのとき、
１次元にのみ１２１じ込められた量子細線においては電
子の移動度か高くなるため、高速動作を実現することが
できる。
また、チャネルとしての量子細線の太さを例えば２．８
へ程度の１原子オーダの極めて細いものにすることによ
り、その高速性をさらに高めることができる。
へ程度の１原子オーダの極めて細いものにすることによ
り、その高速性をさらに高めることができる。
なお、第３の実施例においては、ＦＥＴのゲート部とし
て上記第１の実施例を使用しているが、上記第２の実施
例を使用してもよい。
て上記第１の実施例を使用しているが、上記第２の実施
例を使用してもよい。
また、上記第１乃至第３の実施例においては、半導体材
料としてＧａＡｓ−Ａｌ１ ＧａＡｓを用い５ ６ たが、これに限定されず、例えばＧａＡｓ−ＧａＰ、Ｇ
ａＡｓ−Ｉ ｎＡｓ等の他の■−■族化合物半導体でも
よい。ＧａＡｓ−ＩｎＡｓの場合、この材料自体が高い
キャリア移動度を有するため、さらに高速の半導体装置
が実現される。さらにまた、Ｓ １−Ｇｅ等のＩＶ族化
合物半導体、Ｚｎ５ｅＺ ｎ Ｔ ｅ等のＩＩ−Ｖｌ族
化合物半導体を用いてもよい。
料としてＧａＡｓ−Ａｌ１ ＧａＡｓを用い５ ６ たが、これに限定されず、例えばＧａＡｓ−ＧａＰ、Ｇ
ａＡｓ−Ｉ ｎＡｓ等の他の■−■族化合物半導体でも
よい。ＧａＡｓ−ＩｎＡｓの場合、この材料自体が高い
キャリア移動度を有するため、さらに高速の半導体装置
が実現される。さらにまた、Ｓ １−Ｇｅ等のＩＶ族化
合物半導体、Ｚｎ５ｅＺ ｎ Ｔ ｅ等のＩＩ−Ｖｌ族
化合物半導体を用いてもよい。
［発明の効果］
以上のように本発明によれば、バンド構造の異なる半導
体層に挟まれた第１の半導体薄膜を設け、これら積層さ
れた第１の半導体層、第１の半導体薄膜及び第２の半導
体層の側壁にボデンシャル障壁を形成する第２の半導体
薄膜を介して第３の半導体層を設け、第１の半導体薄膜
に隣接する第３の半導体層界面に量子細線を形成するこ
とにより、第１の半導体薄膜の膜厚等に規定される極め
て細い量子、５ＩＩＩ線を制御性よく容易に形成するこ
とができる。
体層に挟まれた第１の半導体薄膜を設け、これら積層さ
れた第１の半導体層、第１の半導体薄膜及び第２の半導
体層の側壁にボデンシャル障壁を形成する第２の半導体
薄膜を介して第３の半導体層を設け、第１の半導体薄膜
に隣接する第３の半導体層界面に量子細線を形成するこ
とにより、第１の半導体薄膜の膜厚等に規定される極め
て細い量子、５ＩＩＩ線を制御性よく容易に形成するこ
とができる。
さらに、このような量子細線を動作層にチャネルとして
形成し、ゲーＩ−電極の印加電比によって制御すること
により、ＦＥＴのゲート部として使用することができる
。
形成し、ゲーＩ−電極の印加電比によって制御すること
により、ＦＥＴのゲート部として使用することができる
。
これにより、制御性よく容易に形成される極めて細い量
子細線を用いて高速動作を行なう半導体装置を実現する
ことができる。
子細線を用いて高速動作を行なう半導体装置を実現する
ことができる。
第１図は本発明の第１の実施例による量子細線を有する
半導体装置を示ず図、 第２図は第１図の半導体装置の製造方法を示ず工程図、 第３図は本発明の第２の実施例による量子細線を有する
半導体装置を示す図、 第４図は本発明の第２の実施例による量子＋Ｉ［［ｌ線
を有する半導体装置を示す図、 第５図は第４図の半導体装置の製造方法を示す工程図、 第６図乃至第１０図はそれぞれ従来の量子細線 ７ を有する半導体装置を説明するための図である。 ６２・・・・・・ＧａＡｓ層。 ８ 図において、 ２．３２．５ｉ２・−・−・−ＧａＡｓ基板、４ 、３
４ 、５４−− Ａ ４１ Ｇ ａ Ａ ｓ層、６、！
５６−−−・−ＧａＡｓ薄膜、 ８ 、１２ 、５８・−・・−ＡＪ Ｇ ａＡ ｓ薄膜
、１０・−・−・ＧａＡｓ−ＡＪ ＧａＡｓ超格子、１
４・・・・・・ｉ型ＧａＡｓ層、 １６−−− ・・−ｎ＋型Ｇ ａ Ａ ｓ層、１８．２
２，４０，４４．６４・・・・・・量子細線、２０・・
・・・・ｎ型Ｇ ａ Ａ ｓ層、２４・・・・・・動作
層、 ２６・・・・・・ゲート電極、 ２８・・・・・・ソース領域、 ３０・−・・・・ドレイン領域、 ３６・・・・・・溝、
半導体装置を示ず図、 第２図は第１図の半導体装置の製造方法を示ず工程図、 第３図は本発明の第２の実施例による量子細線を有する
半導体装置を示す図、 第４図は本発明の第２の実施例による量子＋Ｉ［［ｌ線
を有する半導体装置を示す図、 第５図は第４図の半導体装置の製造方法を示す工程図、 第６図乃至第１０図はそれぞれ従来の量子細線 ７ を有する半導体装置を説明するための図である。 ６２・・・・・・ＧａＡｓ層。 ８ 図において、 ２．３２．５ｉ２・−・−・−ＧａＡｓ基板、４ 、３
４ 、５４−− Ａ ４１ Ｇ ａ Ａ ｓ層、６、！
５６−−−・−ＧａＡｓ薄膜、 ８ 、１２ 、５８・−・・−ＡＪ Ｇ ａＡ ｓ薄膜
、１０・−・−・ＧａＡｓ−ＡＪ ＧａＡｓ超格子、１
４・・・・・・ｉ型ＧａＡｓ層、 １６−−− ・・−ｎ＋型Ｇ ａ Ａ ｓ層、１８．２
２，４０，４４．６４・・・・・・量子細線、２０・・
・・・・ｎ型Ｇ ａ Ａ ｓ層、２４・・・・・・動作
層、 ２６・・・・・・ゲート電極、 ２８・・・・・・ソース領域、 ３０・−・・・・ドレイン領域、 ３６・・・・・・溝、
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、第１及び第２の半導体層に挟まれ
た第１の半導体薄膜を設け、前記第１及び第２の半導体
層の伝導電子に対するポテンシャル井戸又はポテンシャ
ル障壁を形成し、 積層された前記第１の半導体層、前記第１の半導体薄膜
及び前記第２の半導体層の一方の側壁に、第２の半導体
薄膜を介して第３の半導体層を設け、前記第２の半導体
薄膜が前記第３の半導体層の伝導電子に対してポテンシ
ャル障壁を形成し、積層された前記第１の半導体層、前
記第１の半導体薄膜及び前記第２の半導体層の他方の側
壁に電極を設け、 前記電極と前記第３の半導体層との間に所定の電圧を印
加することにより、前記第１の半導体薄膜に隣接する前
記第３の半導体層界面に量子細線を形成することを特徴
とする量子細線を有する半導体装置。 ２、半導体基板上に第１の半導体層、第１の半導体薄膜
及び第２の半導体層を順に成長させ、前記第１及び第２
の半導体層の伝導電子に対するポテンシャル井戸又はポ
テンシャル障壁を形成する工程と、 積層された前記第１の半導体層、前記第１の半導体薄膜
及び前記第２の半導体層の側壁を選択的にエッチングし
て露出させる工程と、 前記露出させた側壁に第２の半導体薄膜を介して第３の
半導体層を成長させ、前記第２の半導体薄膜が前記第３
の半導体層の伝導電子に対してポテンシャル障壁を形成
する工程と、 積層された前記第１の半導体層、前記第１の半導体薄膜
、前記第２の半導体層の前記第３の半導体層と反対側の
側壁に電極を形成する工程とを具備することを特徴とす
る量子細線を有する半導体装置の製造方法。 ３、請求項１記載の装置において、前記第１の半導体薄
膜が複数層設けられ、前記第３の半導体層界面に複数の
量子細線を形成することを特徴とする量子細線を有する
半導体装置。 ４、請求項３記載の装置において、前記第１の半導体薄
膜と前記第１及び第２の半導体層とが超格子構造を形成
していることを特徴とする量子細線を有する半導体装置
。 ５、半導体基板上に、バンド構造の異なる第 １及び第
２の半導体薄膜を交互に積層させて超格子層を形成し、 前記超格子層の一方の側壁に、第３の半導体薄膜を介し
て動作層を設け、前記第３の半導体薄膜が前記動作層の
伝導電子に対してポテンシャル障壁を形成し、 前記動作層を挟むソース及びドレイン領域を形成し、 前記超格子層の他方の側壁にゲート電極を形成し、 前記ゲート電極に電圧を印加して前記動作層にチャネル
としての量子細線を形成することによりドレイン領域電
流を制御することを特徴とする量子細線を有する半導体
装置。 ６、半導体基板上に、バンド構造の異なる第１及び第２
の半導体薄膜を交互に積層させて超格子層を形成する工
程と、 前記超格子層の側壁を選択エッチングによって露出させ
、この露出させた側壁に第３の半導体薄膜を介して動作
層を設け、前記第３の半導体薄膜が前記動作層の伝導電
子に対してポテンシャル障壁を形成する工程と、 前記動作層を挟むソース及びドレイン領域を形成する工
程と、 前記超格子層の前記動作層と反対側の側壁にゲート電極
を形成する工程と を具備することを特徴とする量子細線を有する半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20298889A JPH0366174A (ja) | 1989-08-04 | 1989-08-04 | 量子細線を有する半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20298889A JPH0366174A (ja) | 1989-08-04 | 1989-08-04 | 量子細線を有する半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0366174A true JPH0366174A (ja) | 1991-03-20 |
Family
ID=16466474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20298889A Pending JPH0366174A (ja) | 1989-08-04 | 1989-08-04 | 量子細線を有する半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0366174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534444A (en) * | 1994-06-22 | 1996-07-09 | France Telecom | Process for producing an electrically controllable matrix of vertically structured quantum well components |
-
1989
- 1989-08-04 JP JP20298889A patent/JPH0366174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534444A (en) * | 1994-06-22 | 1996-07-09 | France Telecom | Process for producing an electrically controllable matrix of vertically structured quantum well components |
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