JPH0367351A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0367351A JPH0367351A JP20310989A JP20310989A JPH0367351A JP H0367351 A JPH0367351 A JP H0367351A JP 20310989 A JP20310989 A JP 20310989A JP 20310989 A JP20310989 A JP 20310989A JP H0367351 A JPH0367351 A JP H0367351A
- Authority
- JP
- Japan
- Prior art keywords
- uart
- data
- status
- received data
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＵＡＲＴを含む半導体装置に関し、特にシス
テム内のＣＰＵのクロックと非同期の外部信号との間に
生じる不具合（ＵＡＲＴステータスと受信データの内容
の不一致）に関するものである。
テム内のＣＰＵのクロックと非同期の外部信号との間に
生じる不具合（ＵＡＲＴステータスと受信データの内容
の不一致）に関するものである。
第３図は受信ダブルバッファのＵＡＲＴの受信部のブロ
ック図である。図において、（１）はシック、（２）は
バッファ、（３）はデータバスで、通信データのビット
数はｎビットとする。（４）はシフタに入っているデー
タをバッファに送る信号、（５）はＣＰＵが受信データ
をバッファから読む時のイネーブル信号である。また、
ＲＸＤは受信データである。
ック図である。図において、（１）はシック、（２）は
バッファ、（３）はデータバスで、通信データのビット
数はｎビットとする。（４）はシフタに入っているデー
タをバッファに送る信号、（５）はＣＰＵが受信データ
をバッファから読む時のイネーブル信号である。また、
ＲＸＤは受信データである。
次にＵＡＲＴの受信動作について説明する。第３図と第
４図の波形（６）に示すように、シリアルの受信データ
ＲＸＤが受信ボーレイトでシフトするシフタ（１）に入
力され、１つの受信データの受信が完了すると信号（４
）がアサートされ、シフタ〈１）に入って来た受信デー
タがバッファ（２）に送られる。すると通常ＵＡＲＴは
ＩＲＣに割り込み信号を出し、ＩＲＣはＣＰＵに受信処
理を促す。そして、ＣＰＵはＵＡＲＴのステータスを読
み、それを判断し、バッファ（２）に入っている受信デ
ータをリードする。
４図の波形（６）に示すように、シリアルの受信データ
ＲＸＤが受信ボーレイトでシフトするシフタ（１）に入
力され、１つの受信データの受信が完了すると信号（４
）がアサートされ、シフタ〈１）に入って来た受信デー
タがバッファ（２）に送られる。すると通常ＵＡＲＴは
ＩＲＣに割り込み信号を出し、ＩＲＣはＣＰＵに受信処
理を促す。そして、ＣＰＵはＵＡＲＴのステータスを読
み、それを判断し、バッファ（２）に入っている受信デ
ータをリードする。
第４図の波形（７）のように、ＵＡＲＴが受信データ■
を受信し終わり、ＣＰＵはＵＡＲＴのステータスをリー
ドする。そして、次に受信データのをリードするが、受
信データリード信号が遅れ、受信データ■をＵＡＲＴが
受信し終わった後にアサートされた場合、ステータスの
内容は受信データ■で、実際にＣＰＵがリードするデー
タは受信データ■である。このようにステータスと受信
データの内容の不一致が生じるという問題点がある。
を受信し終わり、ＣＰＵはＵＡＲＴのステータスをリー
ドする。そして、次に受信データのをリードするが、受
信データリード信号が遅れ、受信データ■をＵＡＲＴが
受信し終わった後にアサートされた場合、ステータスの
内容は受信データ■で、実際にＣＰＵがリードするデー
タは受信データ■である。このようにステータスと受信
データの内容の不一致が生じるという問題点がある。
（１）発明の目的
この発明は上記のような問題点を解決するためになされ
たもので、ステータスと受信データの内容の不一致を無
くしたＵＡＲＴを得ることを目的とする。
たもので、ステータスと受信データの内容の不一致を無
くしたＵＡＲＴを得ることを目的とする。
この発明に係る半導体装置は、ＵＡＲＴのステータスレ
ジスタとＵＡＲＴの受信データバッファを同じ番地に割
り付け、ＵＡＲＴのステータスと受信データを同時にリ
ードするようにしたものである。
ジスタとＵＡＲＴの受信データバッファを同じ番地に割
り付け、ＵＡＲＴのステータスと受信データを同時にリ
ードするようにしたものである。
この発明における半導体装置は、ＵＡＲＴのステータス
とＵＡＲＴの受信データを同時にリードするため、ＵＡ
ＲＴのステータスとＵＡＲＴの受信データの不一致は生
じない。
とＵＡＲＴの受信データを同時にリードするため、ＵＡ
ＲＴのステータスとＵＡＲＴの受信データの不一致は生
じない。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示すＵＡＲＴの受信部の
ブロック図で、図において、ＲＸＤ！１ＵＡＲＴに入っ
てくる受信データ、（８）はそのデータを通信ボーレイ
トでシフトするシック、（９）は受信データを保持する
バッファ、＠はＣＰＵにつながるデータバス又はデータ
ピン、α０はＵＡＲＴの受信の状態を表わす信号を作り
出すコントロール回路、（２）番よＵＡＲＴのステータ
スレジスタである。
ブロック図で、図において、ＲＸＤ！１ＵＡＲＴに入っ
てくる受信データ、（８）はそのデータを通信ボーレイ
トでシフトするシック、（９）は受信データを保持する
バッファ、＠はＣＰＵにつながるデータバス又はデータ
ピン、α０はＵＡＲＴの受信の状態を表わす信号を作り
出すコントロール回路、（２）番よＵＡＲＴのステータ
スレジスタである。
また、（２）は受信データをシフタからノク、ンファに
送る信号で、且つステータスレジスタ０にＵＡＲＴのス
テータスをセットするタイミング信号で、ＵＡＲＴが受
信データを受信し終わるごとにアサートされる。α◆は
ＣＰＵが受信データをノマ・ノファ（９）からリードす
る信号で、且つステータスをリードする信号である。
送る信号で、且つステータスレジスタ０にＵＡＲＴのス
テータスをセットするタイミング信号で、ＵＡＲＴが受
信データを受信し終わるごとにアサートされる。α◆は
ＣＰＵが受信データをノマ・ノファ（９）からリードす
る信号で、且つステータスをリードする信号である。
第２図は第１図のＵＡＲＴの受信のタイミング図を示す
。
。
シリアルに入ってくる受信データＲＸＤがシフタ（８）
に１デ一タ分が入り終わると、受信完了信号（至）はア
サートされ、受信データはシフタ（８）からノ＜ ツフ
ァ（９）にパラレルに送られる。そして、通常ＵＡＲＴ
ハＪＲＣ（割す込みコントローラー）に受信割り込み信
号を出す。そして、ＣＰＵはＵＡＲＴの受信データとス
テータスを同時にリードα４する。
に１デ一タ分が入り終わると、受信完了信号（至）はア
サートされ、受信データはシフタ（８）からノ＜ ツフ
ァ（９）にパラレルに送られる。そして、通常ＵＡＲＴ
ハＪＲＣ（割す込みコントローラー）に受信割り込み信
号を出す。そして、ＣＰＵはＵＡＲＴの受信データとス
テータスを同時にリードα４する。
また、この時のステータスレジスタ（ロ）は受信専用で
も、受信、送信、兼用でもどちらでもよい。
も、受信、送信、兼用でもどちらでもよい。
受信、送信兼用のステータスレジスタ０ｌ）の場合、送
信割り込みが発生した場合、ステータスのみをリードす
るようにする。
信割り込みが発生した場合、ステータスのみをリードす
るようにする。
以上のようにこの発明によれば、ステータスレジスタと
受信データバッファを同じ番地に割り付けｔこので、ス
テータスと受信データの内容を一致させる事が出来る。
受信データバッファを同じ番地に割り付けｔこので、ス
テータスと受信データの内容を一致させる事が出来る。
第１図はこの発明の一実施例であるＵＡＲＴの受信部の
ブロック図、第２図は第１図の信号のタイミング図、第
３図は従来のＵＡＲＴの受信部のブロック図、第４図は
第３図の信号のタイミング図である。 図において、（８）はシック、（９）はバッファ、ＱＯ
はコントロール回路、（ロ）はステータスレジスタを示
す。
ブロック図、第２図は第１図の信号のタイミング図、第
３図は従来のＵＡＲＴの受信部のブロック図、第４図は
第３図の信号のタイミング図である。 図において、（８）はシック、（９）はバッファ、ＱＯ
はコントロール回路、（ロ）はステータスレジスタを示
す。
Claims (1)
- ＵＡＲＴのステータスレジスタと受信データバッファを
同じ番地に割り付けた事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20310989A JPH0367351A (ja) | 1989-08-05 | 1989-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20310989A JPH0367351A (ja) | 1989-08-05 | 1989-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0367351A true JPH0367351A (ja) | 1991-03-22 |
Family
ID=16468546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20310989A Pending JPH0367351A (ja) | 1989-08-05 | 1989-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0367351A (ja) |
-
1989
- 1989-08-05 JP JP20310989A patent/JPH0367351A/ja active Pending
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