JPH036765A - Ｃｐｕバス二重化接続方式 - Google Patents
Ｃｐｕバス二重化接続方式Info
- Publication number
- JPH036765A JPH036765A JP1142668A JP14266889A JPH036765A JP H036765 A JPH036765 A JP H036765A JP 1142668 A JP1142668 A JP 1142668A JP 14266889 A JP14266889 A JP 14266889A JP H036765 A JPH036765 A JP H036765A
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- Japan
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- bus
- address
- access
- circuit
- priority control
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- Pending
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサを使用し、装置構成が１系装置と２
系装置よりなる二重化された装置のバス接続方式に関し
、 二重化された装置のＣＰＵ間通信の回路と、自系内のバ
ス延長回路とを共通化することを目的とし、 通信の相手を指定するアドレスより自系アクセスと他系
アクセスを識別するアドレスコンパレータと、自系バス
要求信号と他系からのバス要求信号の優先制御を行うバ
ス優先制御回路を設け、上位アドレスを、自系アクセス
と他系アクセスを識別するアドレスとして設定し、バス
接続時に、アドレスコンパレータが受信したアドレスよ
り、自系アクセス、他系アクセスの識別を行い、バス優
先制御回路にて、バス競合時の優先度制御を行うように
構成する。
系装置よりなる二重化された装置のバス接続方式に関し
、 二重化された装置のＣＰＵ間通信の回路と、自系内のバ
ス延長回路とを共通化することを目的とし、 通信の相手を指定するアドレスより自系アクセスと他系
アクセスを識別するアドレスコンパレータと、自系バス
要求信号と他系からのバス要求信号の優先制御を行うバ
ス優先制御回路を設け、上位アドレスを、自系アクセス
と他系アクセスを識別するアドレスとして設定し、バス
接続時に、アドレスコンパレータが受信したアドレスよ
り、自系アクセス、他系アクセスの識別を行い、バス優
先制御回路にて、バス競合時の優先度制御を行うように
構成する。
本発明は、マイクロプロセッサを使用し、装置構成が１
系装置と２系装置よりなる二重化された装置のバス接続
方式に関する。
系装置と２系装置よりなる二重化された装置のバス接続
方式に関する。
特に高信頼度を要求されている監視制御装置は装置の二
重化構成をとっており、そのおのおのにマイクロプロセ
ッサを備えており、二重化装置の間でお互いの状態監視
、負荷分散のためにＣＰＵ間通信を行っている。
重化構成をとっており、そのおのおのにマイクロプロセ
ッサを備えており、二重化装置の間でお互いの状態監視
、負荷分散のためにＣＰＵ間通信を行っている。
このようなＣＰＵ間通信におけるインタフェース回路と
しては、ＣＰＵ間通信アダプタ（以下ＣＣＡと称する）
が使用されており、また装置内の接続にはバス拡張アダ
プタ（以下ＢＢＦと称する）が使用されている。
しては、ＣＰＵ間通信アダプタ（以下ＣＣＡと称する）
が使用されており、また装置内の接続にはバス拡張アダ
プタ（以下ＢＢＦと称する）が使用されている。
このような、複数の種類のアダプタを１種類のアダプタ
で対応することが、装置の単純化、低コスト化、保守の
容易化のために要求されている。
で対応することが、装置の単純化、低コスト化、保守の
容易化のために要求されている。
（従来の技術〕
第４図は従来例の装置構成を説明する図、第５図は従来
例のＢＢＦの接続を説明する図を示す。
例のＢＢＦの接続を説明する図を示す。
第４図に示す従来例は、装置１系と２系により二重化さ
れており、そのおのおのが、基本シェルフ３Ａ、４Ａ、
および拡張シェルフ５Ａ、６Ａより構成されている例で
ある。
れており、そのおのおのが、基本シェルフ３Ａ、４Ａ、
および拡張シェルフ５Ａ、６Ａより構成されている例で
ある。
１系の基本シェルフ３Ａは、ＣＰＵ （１）、ＣＣＡ
（１）、ＢＢＦＩ （１）より構成され、拡張シェルフ
５ＡはＢＢＦ２ （１）、および各種回線アダプタＡＤ
Ｐを収容している。２系も１系と同じ構成であり、基本
シェルフ４Ａは、ＣＰｔＪ （２）、ＣＣＡ （２）、
ＢＢＦＩ （２）より構成され、拡張シェルフ６ＡはＢ
ＢＦ２ （２Ｌおよび各種回線アダプタＡＤＰを収容し
ている。
（１）、ＢＢＦＩ （１）より構成され、拡張シェルフ
５ＡはＢＢＦ２ （１）、および各種回線アダプタＡＤ
Ｐを収容している。２系も１系と同じ構成であり、基本
シェルフ４Ａは、ＣＰｔＪ （２）、ＣＣＡ （２）、
ＢＢＦＩ （２）より構成され、拡張シェルフ６ＡはＢ
ＢＦ２ （２Ｌおよび各種回線アダプタＡＤＰを収容し
ている。
第５図はＢＢＦＩ（１，）とＢＢＦ２ （１）の接続を
説明する図であり、ハスドライバ、レシーバ１１．１２
．１３．１４、タイミング制御回路１５よりなるＢＢＦ
Ｉ （１）と、バスドライバ、レシーバ２１．２２．
２３．２４とタイミング制御回路２５とからなるＢＢＦ
Ｉ （２）をバス接続している。
説明する図であり、ハスドライバ、レシーバ１１．１２
．１３．１４、タイミング制御回路１５よりなるＢＢＦ
Ｉ （１）と、バスドライバ、レシーバ２１．２２．
２３．２４とタイミング制御回路２５とからなるＢＢＦ
Ｉ （２）をバス接続している。
上述の構成で、自系内の情報のやりとりは、外部装置と
インタフェースをとっている各種回線アダプタＡＤＰを
通して集めた情報を、ＢＢＦ２（１）、ＢＢＦＩ （
１）を経由してＣＰＵ （１）に集めることにより行っ
ている。
インタフェースをとっている各種回線アダプタＡＤＰを
通して集めた情報を、ＢＢＦ２（１）、ＢＢＦＩ （
１）を経由してＣＰＵ （１）に集めることにより行っ
ている。
他系との情報のやりとりは、自系のＣＣＡ （１）と他
系のＣＣＡ （２）をとおして、ＣＰＵ（１）、ＣＰＵ
（２）を接続し、ＣＰＵ間通信により行っている。
系のＣＣＡ （２）をとおして、ＣＰＵ（１）、ＣＰＵ
（２）を接続し、ＣＰＵ間通信により行っている。
（発明が解決しようとする課朋）
上述の第４図の構成においては、自系内の接続にＢＢＦ
Ｉ、ＢＢＦ２、他系との接続にＣＣＡｌを使用しており
、接続の相手毎に異なる種類のインタフェース回路を使
用していた。
Ｉ、ＢＢＦ２、他系との接続にＣＣＡｌを使用しており
、接続の相手毎に異なる種類のインタフェース回路を使
用していた。
従って、装置構成が複雑となり、障害が発生したときの
、障害切り分は等が煩雑になり、また装置のコストをア
ップさせる一つの原因となっていた。
、障害切り分は等が煩雑になり、また装置のコストをア
ップさせる一つの原因となっていた。
本発明は、二重化された装置のＣＰＵ間通信の回路と、
自系内のバス延長回路とを共通化することを目的とする
。
自系内のバス延長回路とを共通化することを目的とする
。
〔課題を解決するための手段］
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す２０は受信したアドレス信号より自系アク
セスと相手系アクセスを識別するアドレスコンパレータ
であり、 ３０は自系バス要求信号と他系からのバス要求信号の優
先制御を行うバス優先制御回路であり、１１．１２．１
３．１４はバス上の信号の送受を行うバスドライバレシ
ーバであり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
セスと相手系アクセスを識別するアドレスコンパレータ
であり、 ３０は自系バス要求信号と他系からのバス要求信号の優
先制御を行うバス優先制御回路であり、１１．１２．１
３．１４はバス上の信号の送受を行うバスドライバレシ
ーバであり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
〔作 用］
本発明においては、これまで使用していなかった上位ア
ドレスを、他系アクセスをするときのアドレスとして使
用し、アドレスコンパレータ２０でアドレス信号より、
自系アクセスと他系アクセスを識別し、バス優先制御を
行うバス優先制御回路３０とを使用することにより、Ｂ
ＢＦ １、ＢＢＦ２とＣＣＡを同一回路にて実現するこ
とが可能となる。
ドレスを、他系アクセスをするときのアドレスとして使
用し、アドレスコンパレータ２０でアドレス信号より、
自系アクセスと他系アクセスを識別し、バス優先制御を
行うバス優先制御回路３０とを使用することにより、Ｂ
ＢＦ １、ＢＢＦ２とＣＣＡを同一回路にて実現するこ
とが可能となる。
以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明する図、第３図は本発明の
実施例における装置構成を説明する図をそれぞれ示す。
実施例における装置構成を説明する図をそれぞれ示す。
なお、全図を通じて同一符号は同一対象物を示す。
第３図に示す本発明の実施例における装置構成は第２図
に示すＢＢＦを使用することにより、従来例では接続の
相手毎に異なっているＣＣＡ、ＢＢＦＩおよびＢＢＦ２
を同一の回路で実現していることを説明する図である。
に示すＢＢＦを使用することにより、従来例では接続の
相手毎に異なっているＣＣＡ、ＢＢＦＩおよびＢＢＦ２
を同一の回路で実現していることを説明する図である。
第２図にはＢＢＦ相互の接続を示しており、接続する相
手を指定するアドレスがアドレスコンパレータ２０ （
１）に送られてくる。アドレスコンパレータ２０ （１
）はこのアドレスを解読し、自系接続、他系接続を判定
し、指定されるバス制御ラインの制御を行う。
手を指定するアドレスがアドレスコンパレータ２０ （
１）に送られてくる。アドレスコンパレータ２０ （１
）はこのアドレスを解読し、自系接続、他系接続を判定
し、指定されるバス制御ラインの制御を行う。
次いで、バスを接続するためのバス要求信号がバス優先
制御回路３０ （１）に送られてくると、バス優先制御
回路３０（１）は、接続するアドレスより優先度より使
用可否を判定し、タイミング制御回路４０ （１）によ
り、タイミングの制御を行い、アドレス／データバスで
通信を行う。
制御回路３０ （１）に送られてくると、バス優先制御
回路３０（１）は、接続するアドレスより優先度より使
用可否を判定し、タイミング制御回路４０ （１）によ
り、タイミングの制御を行い、アドレス／データバスで
通信を行う。
１１〜１４はバス上の信号を送受するバスドライバレシ
ーバである。
ーバである。
上述のように構成することにより、ＣＣＡ、ＢＢＦＩ、
ＢＢＦ２を同一構成とすることが可能となる。
ＢＢＦ２を同一構成とすることが可能となる。
以上のような本発明によれば、上位アドレスを自系接続
と他系接続を識別するためのアドレスとして、使用する
ことにより、基本シェルフと増設シェルフを接続するバ
ス拡張アダプタ、ＣＰＵ通信アダプタを同一種類のアダ
プタとすることが可能となり、装置の低コスト化が可能
となり、且つ保守作業を容易とすることができる。
と他系接続を識別するためのアドレスとして、使用する
ことにより、基本シェルフと増設シェルフを接続するバ
ス拡張アダプタ、ＣＰＵ通信アダプタを同一種類のアダ
プタとすることが可能となり、装置の低コスト化が可能
となり、且つ保守作業を容易とすることができる。
をそれぞれ示す。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は本発明の実施例における装ｘｉ成を説明する図
、 第４図は従来例の装置構成を説明する図、第５図は従来
例のＢＢＦの接続を説明する図、をそれぞれ示す。 図において、 １１〜１４．２１〜２４はバスドライバレシーバ、２０
．２０ （１）、２０ （２）はアドレスコンパレータ
、 ３０．３０ （１）、３０ （２）はバス優先制御回路
、 ４０ （１）、４０ （２）はタイミング制御回路、ζ
Ｌ＾づ り １系 ２系 本発明の実施例における装置構成を説明する図第３図 １系 ２系 （が来例の装置構成を説明する図 第４図
本発明の詳細な説明する図、 第３図は本発明の実施例における装ｘｉ成を説明する図
、 第４図は従来例の装置構成を説明する図、第５図は従来
例のＢＢＦの接続を説明する図、をそれぞれ示す。 図において、 １１〜１４．２１〜２４はバスドライバレシーバ、２０
．２０ （１）、２０ （２）はアドレスコンパレータ
、 ３０．３０ （１）、３０ （２）はバス優先制御回路
、 ４０ （１）、４０ （２）はタイミング制御回路、ζ
Ｌ＾づ り １系 ２系 本発明の実施例における装置構成を説明する図第３図 １系 ２系 （が来例の装置構成を説明する図 第４図
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ（１０）を使用し、装置構成が１系
装置（１）と２系装置（２）よりなる二重化された装置
において、 通信の相手を指定するアドレスより自系アクセスと他系
アクセスを識別するアドレスコンパレータ（２０）と、 自系バス要求信号と他系からのバス要求信号の優先制御
を行うバス優先制御回路（３０）を設け、上位アドレス
を、自系アクセスと他系アクセスを識別するアドレスと
して設定し、バス接続時に、前記アドレスコンパレータ
（２０）が受信したアドレスより、自系アクセス、他系
アクセスの識別を行い、前記バス優先制御回路（３０）
にて、バス競合時の、優先度制御を行うことを特徴とす
るＣＰＵバス二重化接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142668A JPH036765A (ja) | 1989-06-05 | 1989-06-05 | Ｃｐｕバス二重化接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142668A JPH036765A (ja) | 1989-06-05 | 1989-06-05 | Ｃｐｕバス二重化接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036765A true JPH036765A (ja) | 1991-01-14 |
Family
ID=15320719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142668A Pending JPH036765A (ja) | 1989-06-05 | 1989-06-05 | Ｃｐｕバス二重化接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002291229A (ja) * | 2001-03-28 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 電源装置及びそれを用いた機器 |
-
1989
- 1989-06-05 JP JP1142668A patent/JPH036765A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002291229A (ja) * | 2001-03-28 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 電源装置及びそれを用いた機器 |
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