JPH0368213A - タイミング発生回路 - Google Patents
タイミング発生回路Info
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- JPH0368213A JPH0368213A JP20436389A JP20436389A JPH0368213A JP H0368213 A JPH0368213 A JP H0368213A JP 20436389 A JP20436389 A JP 20436389A JP 20436389 A JP20436389 A JP 20436389A JP H0368213 A JPH0368213 A JP H0368213A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- main
- sub
- gate
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は動作の基準になる信号に対して周期的に実行
され、動作する時間の等しい複数の動作が存在し、それ
らは動作の基準となる信号からの動作を開始する時刻の
みが異なるような装置に対するタイミング発生回路に関
するものである。
され、動作する時間の等しい複数の動作が存在し、それ
らは動作の基準となる信号からの動作を開始する時刻の
みが異なるような装置に対するタイミング発生回路に関
するものである。
第３図は従来のタイミング発生回路の構成を示すもので
ある。この従来例においては、同期信号から主動作及び
副動作を開始する時刻はそれぞれ１０ビツトのパラメー
タで表わされ、主動作を実行する時間と副動作を実行す
る時間とは等しく、その時間も１０ビツトのパラメータ
で表わされる場合とする。そこで、同期信号から主動作
を開始する時刻を設定するパラメータをＰｌｏ、Ｐｔ＋
・・・・・・、Ｐｌ、（Ｐｌｏが最下位ビットでＰ１％
が最上位ビ・ント）とし、同期信号から副動作を開始す
る時刻を設定するパラメータを第４のパラメータと名付
け、Ｐ４゜、Ｐ４□、・・・・・・、Ｐ４？ （Ｐ４
゜が最下位ビットでＰ４．が最上位ビット）とし、主動
作と副動作を実行する時間を設定するパラメータをＰ２
゜、Ｐ２．、 ・・・・・・、Ｐ２９ （Ｐ２・が最
下位ビットでＰ２ｑが最上位ビット）とする。
ある。この従来例においては、同期信号から主動作及び
副動作を開始する時刻はそれぞれ１０ビツトのパラメー
タで表わされ、主動作を実行する時間と副動作を実行す
る時間とは等しく、その時間も１０ビツトのパラメータ
で表わされる場合とする。そこで、同期信号から主動作
を開始する時刻を設定するパラメータをＰｌｏ、Ｐｔ＋
・・・・・・、Ｐｌ、（Ｐｌｏが最下位ビットでＰ１％
が最上位ビ・ント）とし、同期信号から副動作を開始す
る時刻を設定するパラメータを第４のパラメータと名付
け、Ｐ４゜、Ｐ４□、・・・・・・、Ｐ４？ （Ｐ４
゜が最下位ビットでＰ４．が最上位ビット）とし、主動
作と副動作を実行する時間を設定するパラメータをＰ２
゜、Ｐ２．、 ・・・・・・、Ｐ２９ （Ｐ２・が最
下位ビットでＰ２ｑが最上位ビット）とする。
第３図において、ｌは主カウンタ回路、３は主動作実行
期間信号発生回路、１′は副カウンタ回路、３′は副動
作実行期間信号発生回路であり、主カウンタ回路１と副
カウンタ回路１′とは同一の構成をとり、主動作実行期
間信号発生回路３と副動作実行期間信号発生回路３′と
は同一の構成をとる。従って、ここでは主カウンタ回路
１と主動作実行期間信号発生回路３について述べる。副
カウンタ回路１′に関しては、主カウンタ回路１の説明
において符号にダッシュ（′）を付け、「第１のパラメ
ータ」を「第４のパラメータ」と読み直すことにより説
明される。同様に、副動作実行期間信号発生回路３′に
関しては主動作実行期間信号発生回路３の説明において
符号にダッシュ（′）を付けて「主動作」を「副動作」
と読み直すことにより説明される。
期間信号発生回路、１′は副カウンタ回路、３′は副動
作実行期間信号発生回路であり、主カウンタ回路１と副
カウンタ回路１′とは同一の構成をとり、主動作実行期
間信号発生回路３と副動作実行期間信号発生回路３′と
は同一の構成をとる。従って、ここでは主カウンタ回路
１と主動作実行期間信号発生回路３について述べる。副
カウンタ回路１′に関しては、主カウンタ回路１の説明
において符号にダッシュ（′）を付け、「第１のパラメ
ータ」を「第４のパラメータ」と読み直すことにより説
明される。同様に、副動作実行期間信号発生回路３′に
関しては主動作実行期間信号発生回路３の説明において
符号にダッシュ（′）を付けて「主動作」を「副動作」
と読み直すことにより説明される。
主カウンタ回路１は第１のパラメータと第２のパラメー
タとを切り換えて出力する１（）ビットのセレクタ１１
と、このセレクタ１１の出力をロード値とする１０ビツ
トのカウンタ１２と、セレクタ１１の制御信号を生成す
るためのＮＯＲゲート１３と、カウンタ１２のロード制
御信号を生成するためのＮＯＲゲート】４と、カウンタ
１２のイネーブル制御信号を生成するためのＮＡＮＤＡ
−ト１５とにより構成される。
タとを切り換えて出力する１（）ビットのセレクタ１１
と、このセレクタ１１の出力をロード値とする１０ビツ
トのカウンタ１２と、セレクタ１１の制御信号を生成す
るためのＮＯＲゲート１３と、カウンタ１２のロード制
御信号を生成するためのＮＯＲゲート】４と、カウンタ
１２のイネーブル制御信号を生成するためのＮＡＮＤＡ
−ト１５とにより構成される。
主動作実行期間信号発生回路３は、同期信号Ａが“Ｈｏ
の状態から主動作を開始する時刻までを示す信号ＩＱ（
正論理）とＩＱ（負論理）とを出力するＪ−にフリップ
フロップ（以後、ＪＫＦＦと略す）３１と、主動作を実
行する時間を示す信号２Ｑ（正論理）と２Ｑ（負論理）
とを出力するＪＫＦＦ３２と、ＪＫＦＦ３１のに端子に
接続されるＮＯＲゲート３３と、ＪＫＦＦ３２のＪ端子
に接続されるＮＯＲゲート３４と、ＮＯＲゲート３４に
接続されるＮＡＮＤＡ−ト３５と、ＪＫＦＦ３２のに端
子とＮＯＲゲート３４とに接続されるＮＡＮＤＡ−ト３
６と、ＮＡＮＤＡ−ト３６に接続されるＮＡＮＤＡ−ト
３７と、１０ビツトのカウンタ１２のキャリ信号Ｃを反
転してＮＯＲゲート３３に入力するＮＯＴゲート３８と
、同期信号Ａを反転してＮＡＮＤＡ−ト３６に入力する
ＮＯＴゲート３９とにより構成される。
の状態から主動作を開始する時刻までを示す信号ＩＱ（
正論理）とＩＱ（負論理）とを出力するＪ−にフリップ
フロップ（以後、ＪＫＦＦと略す）３１と、主動作を実
行する時間を示す信号２Ｑ（正論理）と２Ｑ（負論理）
とを出力するＪＫＦＦ３２と、ＪＫＦＦ３１のに端子に
接続されるＮＯＲゲート３３と、ＪＫＦＦ３２のＪ端子
に接続されるＮＯＲゲート３４と、ＮＯＲゲート３４に
接続されるＮＡＮＤＡ−ト３５と、ＪＫＦＦ３２のに端
子とＮＯＲゲート３４とに接続されるＮＡＮＤＡ−ト３
６と、ＮＡＮＤＡ−ト３６に接続されるＮＡＮＤＡ−ト
３７と、１０ビツトのカウンタ１２のキャリ信号Ｃを反
転してＮＯＲゲート３３に入力するＮＯＴゲート３８と
、同期信号Ａを反転してＮＡＮＤＡ−ト３６に入力する
ＮＯＴゲート３９とにより構成される。
続いて、動作について説明する。
第４図は第３図に示す従来例の動作について示したもの
である。
である。
まず、主カウンタ回路１の動作について述べる。
同期信号へが第３図のＮＯＲゲート１３と１４とに入力
されることにより、同期信号Ａが“Ｈｏ”状態になると
、第１のパラメータがセレクタ１１を介して反転されて
カウンタ１２にロードされて初期カウンタされる。ＮＡ
ＮＤＡ−ト１５には１Ｑと２Ｑとが入力されることから
、カウンタ１２は同期信号Ａが“Ｈ１１状態になってか
ら主動作が実行終了するまでの間、カウントを続けるこ
とになる。第１のパラメータに対応する値をロードされ
た後、カウントを続けるカウンタ１２は、その後キャリ
信号Ｃを“Ｈ＋＋状態にする。キャリ信号ＣはＮＯＲゲ
ー）１４に入力され、再びカウンタ１２をロード状態に
するが、その時セレクタ１１はＮＯＲゲート１３にＩＱ
が入力されていることにより、第２のパラメータの反転
したものをカウンタ１２に出力する。そして、第２のパ
ラメータに対応する値をロードされた後、カウンタ１２
はカウントを続け、再びキャリ信号Ｃを“Ｈ”状態にし
てカウントを終了する。
されることにより、同期信号Ａが“Ｈｏ”状態になると
、第１のパラメータがセレクタ１１を介して反転されて
カウンタ１２にロードされて初期カウンタされる。ＮＡ
ＮＤＡ−ト１５には１Ｑと２Ｑとが入力されることから
、カウンタ１２は同期信号Ａが“Ｈ１１状態になってか
ら主動作が実行終了するまでの間、カウントを続けるこ
とになる。第１のパラメータに対応する値をロードされ
た後、カウントを続けるカウンタ１２は、その後キャリ
信号Ｃを“Ｈ＋＋状態にする。キャリ信号ＣはＮＯＲゲ
ー）１４に入力され、再びカウンタ１２をロード状態に
するが、その時セレクタ１１はＮＯＲゲート１３にＩＱ
が入力されていることにより、第２のパラメータの反転
したものをカウンタ１２に出力する。そして、第２のパ
ラメータに対応する値をロードされた後、カウンタ１２
はカウントを続け、再びキャリ信号Ｃを“Ｈ”状態にし
てカウントを終了する。
次に、主動作実行期間信号発生回路３の動作について述
べる。
べる。
同期信号Ａの゛°Ｈ゛°状態を初期化信号としてｊＫＦ
Ｆ３１．（７）Ｊ端子とＮＯＲゲート３３とＮＯＴゲー
ト３９とに入力し、同期信号ＡがＩ Ｈｌ“状態になる
と１Ｑが°“Ｈ”状態になり、２Ｑが°“Ｌ”状態にな
る。カウンタ１２のキャリ信号ＣがＮＡＮＤＡ−ト３５
と３７及びＮＯＴゲート３日に接続されており、１Ｑが
ＮＡＮＩ）ゲート３５に、そして２ＱがＮＡＮＤＡ−ト
３７に接続されていることにより、ＩＱが“Ｈ”状態で
２Ｑが“Ｌ Ｉ＋状態の下でキャリ信号Ｃが“）４゛状
態になると、ＩＱはＬ”状態に、２Ｑは“Ｈ１１状態に
変化する。
Ｆ３１．（７）Ｊ端子とＮＯＲゲート３３とＮＯＴゲー
ト３９とに入力し、同期信号ＡがＩ Ｈｌ“状態になる
と１Ｑが°“Ｈ”状態になり、２Ｑが°“Ｌ”状態にな
る。カウンタ１２のキャリ信号ＣがＮＡＮＤＡ−ト３５
と３７及びＮＯＴゲート３日に接続されており、１Ｑが
ＮＡＮＩ）ゲート３５に、そして２ＱがＮＡＮＤＡ−ト
３７に接続されていることにより、ＩＱが“Ｈ”状態で
２Ｑが“Ｌ Ｉ＋状態の下でキャリ信号Ｃが“）４゛状
態になると、ＩＱはＬ”状態に、２Ｑは“Ｈ１１状態に
変化する。
そして、その後にキャリ信号Ｃが“°Ｈ°゛状態になる
と、１ＱはＬ°”状態を続け、２Ｑは“′Ｌ１状態に変
化する０以上の動作により、２Ｑは主動作を実行する期
間を示すゲート信号りとなる。
と、１ＱはＬ°”状態を続け、２Ｑは“′Ｌ１状態に変
化する０以上の動作により、２Ｑは主動作を実行する期
間を示すゲート信号りとなる。
以上の説明から判明するように、第１のパラメータと第
４パラメータとを異なる値に設定することにより、主動
作を開始する時刻と副動作を開始する時刻とが異なり、
主動作を実行する時間と副動作を実行する時間とは等し
くすることができる。
４パラメータとを異なる値に設定することにより、主動
作を開始する時刻と副動作を開始する時刻とが異なり、
主動作を実行する時間と副動作を実行する時間とは等し
くすることができる。
なお、第３図中のＡ、Ｂ、Ｃ，Ｄ及びＡ’、Ｂ’Ｃ’、
Ｄ’は第４図中のＡ、Ｂ、Ｃ，Ｄ及びＡ′Ｂ’、Ｃ’、
Ｄ’にそれぞれ対応する。また第３図中のＴはクロック
、Ｒはリセント信号を表わす。
Ｄ’は第４図中のＡ、Ｂ、Ｃ，Ｄ及びＡ′Ｂ’、Ｃ’、
Ｄ’にそれぞれ対応する。また第３図中のＴはクロック
、Ｒはリセント信号を表わす。
従来のタイミング発生回路は以上のように構成されてい
るので、多くのビット数のパラメータの入力が必要であ
り、副動作に対するカウンタ等の回路規模が大きくなる
という問題点があった。
るので、多くのビット数のパラメータの入力が必要であ
り、副動作に対するカウンタ等の回路規模が大きくなる
という問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、少ないビット数のパラメータ入力で、かつ小
さい回路規模で従来と同し機能を果たすことのできるタ
イミング発生回路を得ることを目的とする。
たもので、少ないビット数のパラメータ入力で、かつ小
さい回路規模で従来と同し機能を果たすことのできるタ
イミング発生回路を得ることを目的とする。
この発明にかかるタイミング発生回路は、主カウンタ回
路と、主カウンタ回路のカウント値をデコードするデコ
ード回路と、デコード回路の出力を起動信号として入力
する副カウンタ回路と、副カウンタ回路の出力により副
動作が実行される期間を示すゲート信号を出力する副動
作実行期間信号発生回路と、主カウンタ回路の出力によ
り主動作が実行される期間を示すゲート信号を出力する
主動作実行期間信号発生回路とを備えたものである。
路と、主カウンタ回路のカウント値をデコードするデコ
ード回路と、デコード回路の出力を起動信号として入力
する副カウンタ回路と、副カウンタ回路の出力により副
動作が実行される期間を示すゲート信号を出力する副動
作実行期間信号発生回路と、主カウンタ回路の出力によ
り主動作が実行される期間を示すゲート信号を出力する
主動作実行期間信号発生回路とを備えたものである。
〔作用〕
この発明においては、主カウンタ回路は同期信号から主
動作が開始される時刻に対応するパラメータと主動作が
実行される時間に対応するパラメータとを入力すること
により、主動作の動作開始時刻と動作終了時刻を示す信
号を主動作実行期間信号発生回路に出力することにより
、主動作実行期間信号発生回路は主動作が実行される期
間を示すゲート信号を出力するとともに、主カウンタ回
路の状態を表わす信号をデコード回路に出力する。
動作が開始される時刻に対応するパラメータと主動作が
実行される時間に対応するパラメータとを入力すること
により、主動作の動作開始時刻と動作終了時刻を示す信
号を主動作実行期間信号発生回路に出力することにより
、主動作実行期間信号発生回路は主動作が実行される期
間を示すゲート信号を出力するとともに、主カウンタ回
路の状態を表わす信号をデコード回路に出力する。
副カウンタ回路は主動作が開始される時刻と副動作が開
始される時刻との相違分に対応するパラメータとデコー
ド回路からの出力を入力することにより、副動作の動作
開始時刻と動作終了時刻を示す信号を副動作実行期間信
号発生回路に出力することにより、副動作実行期間信号
発生回路は副動作が実行されている期間を示すゲート信
号を出力する。
始される時刻との相違分に対応するパラメータとデコー
ド回路からの出力を入力することにより、副動作の動作
開始時刻と動作終了時刻を示す信号を副動作実行期間信
号発生回路に出力することにより、副動作実行期間信号
発生回路は副動作が実行されている期間を示すゲート信
号を出力する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるタイ４ング発生回路
の構成を示す。本実施例においては同期信号から主動作
を開始する時刻及び主動作を実行する時間は、それぞれ
１０ビツトのパラメータで表現され、副動作を開始する
時刻が主動作を開始する時刻に対して４ビツトのパラメ
ータで表わされる量だけ変化するものとする。そこで、
同期信号から主動作を開始する時刻を設定するパラメー
タをＰｌ。、Ｐｌｉ、・・・・・・、ＰＬ、（Ｐｉ、が
最下位ビットでＰｌ９が最上位ビット）とし、主動作を
実行する時間を設定するパラメータをＰ２゜Ｐ２．、・
・・・・・、Ｐ２．（Ｐ２゜が最下位ビットでＰ２．が
最上位ビット）とし、主動作と副動作との動作開始時刻
の相違分を設定する第３のパラメータをＰ３ｏ 、Ｐ３
．、Ｐ３ｚ 、Ｐ３３ （Ｐ２Ｏが最下位ビットでＰ
３１が最上位ビット）とする。
の構成を示す。本実施例においては同期信号から主動作
を開始する時刻及び主動作を実行する時間は、それぞれ
１０ビツトのパラメータで表現され、副動作を開始する
時刻が主動作を開始する時刻に対して４ビツトのパラメ
ータで表わされる量だけ変化するものとする。そこで、
同期信号から主動作を開始する時刻を設定するパラメー
タをＰｌ。、Ｐｌｉ、・・・・・・、ＰＬ、（Ｐｉ、が
最下位ビットでＰｌ９が最上位ビット）とし、主動作を
実行する時間を設定するパラメータをＰ２゜Ｐ２．、・
・・・・・、Ｐ２．（Ｐ２゜が最下位ビットでＰ２．が
最上位ビット）とし、主動作と副動作との動作開始時刻
の相違分を設定する第３のパラメータをＰ３ｏ 、Ｐ３
．、Ｐ３ｚ 、Ｐ３３ （Ｐ２Ｏが最下位ビットでＰ
３１が最上位ビット）とする。
第１図において、ｌは主カウンタ回路、２はデコード回
路、３は主動作実行期間信号発生回路、４は副カウンタ
回路、５は副動作実行期間信号発生回路である。
路、３は主動作実行期間信号発生回路、４は副カウンタ
回路、５は副動作実行期間信号発生回路である。
主カウンタ回路１は第１のパラメータと第２のパラメー
タとを切り換えて出力するｌＯビットのセレクタ１１と
、このセレクタ１１の出力をロード値とする１０ビツト
カウンタ１２と、セレクタ１１の制御信号を生成するた
めのＮＯＲゲート１３と、カウンタ１２のロード制御信
号を生成するためのＮＯＲゲート１４と、カウンタ１２
のイネーブル制御信号を生成するためのＮＡＮＤＡ−ト
１５とにより構成される。
タとを切り換えて出力するｌＯビットのセレクタ１１と
、このセレクタ１１の出力をロード値とする１０ビツト
カウンタ１２と、セレクタ１１の制御信号を生成するた
めのＮＯＲゲート１３と、カウンタ１２のロード制御信
号を生成するためのＮＯＲゲート１４と、カウンタ１２
のイネーブル制御信号を生成するためのＮＡＮＤＡ−ト
１５とにより構成される。
デコード回路２は、ＩＯビットのカウンタ１２のカウン
ト値Ｂをデコードして、副カウンタ回路３におけるカウ
ントを開始させる信号Ｅを出力するデコーダ２１により
構成される。
ト値Ｂをデコードして、副カウンタ回路３におけるカウ
ントを開始させる信号Ｅを出力するデコーダ２１により
構成される。
主動作実行期間信号発生回路３は同期信号Ａが“Ｈ″°
の状態から主動作を開始する時刻までを示す信号ＩＱ（
正論理）とＩＱ（負論理）とを出力するＪ−にフリップ
フロップ（以後、ＪＫＦＦと略す）３１と、主動作を実
行する時間を示す信号２Ｑ（正論理）と２Ｑ（負論理）
とを出力するＪＫＦＦ３２と、ＪＫＦＦ３１のに端子に
接続されるＮＯＲゲート３３と、ＪＫＦＦ３２のＪ端子
に接続されるＮＯＲゲート３４と、ＮＯＲゲート３４に
接続されるＮＡＮＤＡ−ト３５と、ＪＫＦＦ３２のに端
子とＮＯＲゲート３４とに接続されるＮＡＮ’Ｄゲート
３６と、ＮＡＮＤＡ−ト３６に接続されるＮＡＮＤＡ−
ト３７と、１０ピントカウンタ１２のキャリ信号Ｃを反
転して、ＮＯＲゲート３３に入力するＮＯＴゲート３８
と、同期信号Ａを反転してＮＡＮＤＡ−ト３６に入力す
るＮＯＴゲート３７とにより構成される。
の状態から主動作を開始する時刻までを示す信号ＩＱ（
正論理）とＩＱ（負論理）とを出力するＪ−にフリップ
フロップ（以後、ＪＫＦＦと略す）３１と、主動作を実
行する時間を示す信号２Ｑ（正論理）と２Ｑ（負論理）
とを出力するＪＫＦＦ３２と、ＪＫＦＦ３１のに端子に
接続されるＮＯＲゲート３３と、ＪＫＦＦ３２のＪ端子
に接続されるＮＯＲゲート３４と、ＮＯＲゲート３４に
接続されるＮＡＮＤＡ−ト３５と、ＪＫＦＦ３２のに端
子とＮＯＲゲート３４とに接続されるＮＡＮ’Ｄゲート
３６と、ＮＡＮＤＡ−ト３６に接続されるＮＡＮＤＡ−
ト３７と、１０ピントカウンタ１２のキャリ信号Ｃを反
転して、ＮＯＲゲート３３に入力するＮＯＴゲート３８
と、同期信号Ａを反転してＮＡＮＤＡ−ト３６に入力す
るＮＯＴゲート３７とにより構成される。
副カウンタ回路４は第３のパラメータをロード値とする
４ビツトのカウンタ４１とカウンタ４１のイネーブル制
御信号を生成するためのＪＫＦＦ４２と１．Ｊ Ｋ Ｆ
Ｆ ４２のＪ端子に接続されるＮＯＲゲート４３と、
ＪＫＦＦ４２のに端子に接続されるＮＡＮＤＡ−ト４４
と、デコード回路２の出力信号Ｅを反転信号にするＮＯ
Ｔゲート４５と、同期信号Ａを反転してＮＡＮＤＡ−ト
４４に入力するＮＯＴゲート４６と、カウンタ４１のキ
ャリ信号Ｇを反転してＮＡＮＤＡ−ト４４に入力するＮ
ＯＴゲート４７とにより構成される。
４ビツトのカウンタ４１とカウンタ４１のイネーブル制
御信号を生成するためのＪＫＦＦ４２と１．Ｊ Ｋ Ｆ
Ｆ ４２のＪ端子に接続されるＮＯＲゲート４３と、
ＪＫＦＦ４２のに端子に接続されるＮＡＮＤＡ−ト４４
と、デコード回路２の出力信号Ｅを反転信号にするＮＯ
Ｔゲート４５と、同期信号Ａを反転してＮＡＮＤＡ−ト
４４に入力するＮＯＴゲート４６と、カウンタ４１のキ
ャリ信号Ｇを反転してＮＡＮＤＡ−ト４４に入力するＮ
ＯＴゲート４７とにより構成される。
副動作実行期間信号発生回路５は副動作を実行する時間
を示す信号Ｈを出力するＪＫＦＦ５１と、ＪＫＦＦ５１
のＪ端子に接続されるＮＯＲゲート５２と、ＪＫＦＦ５
１のに端子に接続されるＮＡＮＤＡ−ト５３と、同期信
号Ａを反転してＮＡＮＤＡ−ト５３に入力するＮＯＴゲ
ート５４と、４ビツトのカウンタ４１のキャリ信号Ｇを
反転して続いて動作について説明する。第２図は第１図
に示す実施例の動作について示したものである。
を示す信号Ｈを出力するＪＫＦＦ５１と、ＪＫＦＦ５１
のＪ端子に接続されるＮＯＲゲート５２と、ＪＫＦＦ５
１のに端子に接続されるＮＡＮＤＡ−ト５３と、同期信
号Ａを反転してＮＡＮＤＡ−ト５３に入力するＮＯＴゲ
ート５４と、４ビツトのカウンタ４１のキャリ信号Ｇを
反転して続いて動作について説明する。第２図は第１図
に示す実施例の動作について示したものである。
まず、主カウンタ回路１の動作について述べる。
同期信号Ａが第１図のＮＯＲゲート１３と１４とに入力
されることにより、同期信号Ａが°Ｈ″。
されることにより、同期信号Ａが°Ｈ″。
状態になると第１のパラメータがセレクタ１１を介して
反転されてカウンタ１２にロードされて初期化される。
反転されてカウンタ１２にロードされて初期化される。
ＮＡＮＤＡ−ト１５には１Ｑと２Ｑとが入力されること
から、カウンタ１２は同期信号Ａが“Ｈ“状態になって
から主動作が実行終了するまでの間、カウントを続ける
ことになる。第１のパラメータに対応する値をロードさ
れた後、カウントを続けるカウンタ１２は、その後、キ
ャリ信号Ｃを“Ｈ”状態にする。キャリ信号ＣはＮＯＲ
ゲート１４に入力され、再びカウンタ１２をロード状態
にするが、その時セレクタ１１はＮＯＲゲート１３にＩ
Ｑが入力されていることにより、第２のパラメータの反
転したものをカウンタ１２に出力する。そして第２のパ
ラメータに対応する値をロードされた後、カウンタ１２
はカウントを続け、再びキャリ信号Ｃを“Ｈ”状態にし
てカウントを終了する。
から、カウンタ１２は同期信号Ａが“Ｈ“状態になって
から主動作が実行終了するまでの間、カウントを続ける
ことになる。第１のパラメータに対応する値をロードさ
れた後、カウントを続けるカウンタ１２は、その後、キ
ャリ信号Ｃを“Ｈ”状態にする。キャリ信号ＣはＮＯＲ
ゲート１４に入力され、再びカウンタ１２をロード状態
にするが、その時セレクタ１１はＮＯＲゲート１３にＩ
Ｑが入力されていることにより、第２のパラメータの反
転したものをカウンタ１２に出力する。そして第２のパ
ラメータに対応する値をロードされた後、カウンタ１２
はカウントを続け、再びキャリ信号Ｃを“Ｈ”状態にし
てカウントを終了する。
次に、主動作実行期間信号発生回路３の動作について述
べる。
べる。
同期信号Ａの’Ｈ”°状態を初期化信号とＪＫＦＦ３１
のＪ端子とＮＯＲゲート３３とＮＯＴゲート３９とに入
力し、同期信号Ａが゛Ｈ１状態になるとＩＱが“Ｈ”°
状態になり、２Ｑが“′Ｌ″°状態になる。カウンタ１
２のキャリ信号ＣがＮＡＮＤＡ−ト３５と３７及びＮＯ
Ｔゲート３８に接続されており、ＩＱがＮＡＮＤＡ−ト
３５に、そして２ＱがＮＡＮＤＡ−ト３７に接続されて
いることにより、ＩＱが′°Ｈ０状態で、２Ｑが“″Ｌ
″゛状態の下でキャリ信号Ｃが°°Ｈ゛状態になると、
ＩＱはＬ １１状態に、２ＱはＨ”状態に変化する。
のＪ端子とＮＯＲゲート３３とＮＯＴゲート３９とに入
力し、同期信号Ａが゛Ｈ１状態になるとＩＱが“Ｈ”°
状態になり、２Ｑが“′Ｌ″°状態になる。カウンタ１
２のキャリ信号ＣがＮＡＮＤＡ−ト３５と３７及びＮＯ
Ｔゲート３８に接続されており、ＩＱがＮＡＮＤＡ−ト
３５に、そして２ＱがＮＡＮＤＡ−ト３７に接続されて
いることにより、ＩＱが′°Ｈ０状態で、２Ｑが“″Ｌ
″゛状態の下でキャリ信号Ｃが°°Ｈ゛状態になると、
ＩＱはＬ １１状態に、２ＱはＨ”状態に変化する。
そして、その後にキャリ信号ＣがＨ”状態になると、Ｉ
Ｑは“Ｌ”状態を続け、２Ｑは°′Ｌ゛状態に変化する
。以上の動作により、２Ｑは主動作を実行する期間を示
すゲート信号りとなる。
Ｑは“Ｌ”状態を続け、２Ｑは°′Ｌ゛状態に変化する
。以上の動作により、２Ｑは主動作を実行する期間を示
すゲート信号りとなる。
引き続き、副カウンタ回路４の動作について説明する。
同期信号ＡがＮＯＲゲート４３とＮＯＴゲート４６に接
続されていることから、同期信号Ａが“′Ｈ”状態にな
ることによりＪＫＦＦ４２のＱ出力は“１、゛°状態に
初期化され、ＮＯＴゲート４５の出力がカウンタ４１の
ロード制御信号となり、かつＮＯＲゲート４３が接続さ
れることにより、デコード回路２の出力Ｅが°°Ｈ′”
状態になった時に、カウンタ４１は第３のパラメータを
ロードし２、ＪＫＦＦ４２のＱ出力が°’ Ｈ”状態に
なることにより、カウンタ４１はカウントを開始する。
続されていることから、同期信号Ａが“′Ｈ”状態にな
ることによりＪＫＦＦ４２のＱ出力は“１、゛°状態に
初期化され、ＮＯＴゲート４５の出力がカウンタ４１の
ロード制御信号となり、かつＮＯＲゲート４３が接続さ
れることにより、デコード回路２の出力Ｅが°°Ｈ′”
状態になった時に、カウンタ４１は第３のパラメータを
ロードし２、ＪＫＦＦ４２のＱ出力が°’ Ｈ”状態に
なることにより、カウンタ４１はカウントを開始する。
そして、カウンタ４１のカウント値Ｆが最大になった時
にカウンタ４１のキャリ信号Ｇが゛Ｈパ状態になり、カ
ウンタ４１はカウントを中止する。そして再び、デコー
ド回路２の出力Ｅが゛Ｈ“状態になれば、カウンタ４１
は第３のパラメータを再びロードし、カウント値Ｆが最
大になるまでカウントを実行し、キャリ信号Ｇを“Ｈ１
１状態にしてカウントを中止する。
にカウンタ４１のキャリ信号Ｇが゛Ｈパ状態になり、カ
ウンタ４１はカウントを中止する。そして再び、デコー
ド回路２の出力Ｅが゛Ｈ“状態になれば、カウンタ４１
は第３のパラメータを再びロードし、カウント値Ｆが最
大になるまでカウントを実行し、キャリ信号Ｇを“Ｈ１
１状態にしてカウントを中止する。
次に副動作実行期間信号発生回路５の説明を行う。同期
信号ＡはＮＯＲ回路５２とＮＯＴ回路５４に接続される
ことにより、同期信号Ａが゛１４パ状態になることによ
ってＪＫＦＦ５１のＱ出力、即ち副動作を実行する期間
を示すゲート信号Ｈは“Ｌ°゛状態に初期化され、同期
信号Ａが“Ｈ”状態になった後の最初に副カウンタ回路
４の４ビツトカウンタ４１のキャリ信号Ｇが“Ｈ＋＋状
態になると、副動作を実行する期間を示すゲート信号Ｈ
は°゛Ｈ°°Ｈ°°状態、同期信号Ａが“Ｈ”状態にな
った後の２回目にキャリ信号Ｇが“１４”°状態になる
と、副動作を実行する期間を示すゲート信号Ｈは″Ｌ
”状態に戻る。
信号ＡはＮＯＲ回路５２とＮＯＴ回路５４に接続される
ことにより、同期信号Ａが゛１４パ状態になることによ
ってＪＫＦＦ５１のＱ出力、即ち副動作を実行する期間
を示すゲート信号Ｈは“Ｌ°゛状態に初期化され、同期
信号Ａが“Ｈ”状態になった後の最初に副カウンタ回路
４の４ビツトカウンタ４１のキャリ信号Ｇが“Ｈ＋＋状
態になると、副動作を実行する期間を示すゲート信号Ｈ
は°゛Ｈ°°Ｈ°°状態、同期信号Ａが“Ｈ”状態にな
った後の２回目にキャリ信号Ｇが“１４”°状態になる
と、副動作を実行する期間を示すゲート信号Ｈは″Ｌ
”状態に戻る。
以上の説明から判明するように、副動作を開始する時刻
及び副動作が終了する時刻は、デコー「回路２の出力Ｅ
が“Ｈ”状態になってから第３のパラメータに対応する
時刻分だけ後である。即ち、第２図にΔで示すように第
３のパラメータにより、主動作と副動作との動作開始時
刻の相違分及び動作終了時刻の相違分を可変にすること
ができ、かつ動作開始時刻の相違分と動作終了時刻の相
違分とは同一に保つことができる。
及び副動作が終了する時刻は、デコー「回路２の出力Ｅ
が“Ｈ”状態になってから第３のパラメータに対応する
時刻分だけ後である。即ち、第２図にΔで示すように第
３のパラメータにより、主動作と副動作との動作開始時
刻の相違分及び動作終了時刻の相違分を可変にすること
ができ、かつ動作開始時刻の相違分と動作終了時刻の相
違分とは同一に保つことができる。
第１図中のＡ、Ｂ、Ｃ，・・・・・・、Ｈは第２図中の
Ａ、Ｂ、Ｃ，・・・・・・、Ｈにそれぞれ対応する。ま
た、第１図中のＴはクロック、Ｒはリセット信号を表わ
す。
Ａ、Ｂ、Ｃ，・・・・・・、Ｈにそれぞれ対応する。ま
た、第１図中のＴはクロック、Ｒはリセット信号を表わ
す。
なお、上記実施例では副動作の数を１つとしたが、副動
作の数は複数でもよく、この場合は主カウンタ回路１内
のカウンタ１２のカウント値Ｂを複数のデコード回路に
入力し、それぞれのデコード回路に対してそれぞれ副カ
ウンタ回路や副動作実行期間信号発生回路を有してもよ
く、また１つのデコード回路の出力を複数の副カウンタ
回路に入力し、複数の第３のパラメータを使用して、そ
れぞれの副カウンタ回路に副動作実行期間信号発生回路
を有する構成としてもよい。
作の数は複数でもよく、この場合は主カウンタ回路１内
のカウンタ１２のカウント値Ｂを複数のデコード回路に
入力し、それぞれのデコード回路に対してそれぞれ副カ
ウンタ回路や副動作実行期間信号発生回路を有してもよ
く、また１つのデコード回路の出力を複数の副カウンタ
回路に入力し、複数の第３のパラメータを使用して、そ
れぞれの副カウンタ回路に副動作実行期間信号発生回路
を有する構成としてもよい。
（発明の効果〕
以上のように、この発明によれば、主カウンタ回路と、
主カウンタ回路のカウント値をデコードするデコード回
路と、デコード回路の出力を起動信号として入力する副
カウンタ回路と、副カウンタ回路の出力により副動作が
実りされる期間をホずゲート倍角を出力する副動作実行
期間信号発生回路と、主カウンタ回路の出力により主動
作か実行される期間を示すゲート信号を出力する主動作
実行期間信号発生回路とを備えた構成としたので、少な
いビット数のパラメータ入力で、かつ小さい回路規模で
動作実行期間が等しく、動作開始時刻のみが異なる複数
の動作を有するタイミング発生回路を得ることができる
。
主カウンタ回路のカウント値をデコードするデコード回
路と、デコード回路の出力を起動信号として入力する副
カウンタ回路と、副カウンタ回路の出力により副動作が
実りされる期間をホずゲート倍角を出力する副動作実行
期間信号発生回路と、主カウンタ回路の出力により主動
作か実行される期間を示すゲート信号を出力する主動作
実行期間信号発生回路とを備えた構成としたので、少な
いビット数のパラメータ入力で、かつ小さい回路規模で
動作実行期間が等しく、動作開始時刻のみが異なる複数
の動作を有するタイミング発生回路を得ることができる
。
第１図はこの発明の一実施例によるタイミング発生回路
を示す図、第２図はこの発明の一実施例によるタイミン
グ発生回路の動作を示す図、第３図は従来のタイミング
発生回路を示す図、第４図は第３図の従来のタイミング
発生回路の動作を示す図である。 １・・・主カウンタ回路、２・・・デコード回路、３・
・・主動作実行期間信号発生回路、４・・・副カウンタ
回路、５・・・副動作実行期間信号発生回路。 なお図中同一符号は同−又は相当部分を示す。
を示す図、第２図はこの発明の一実施例によるタイミン
グ発生回路の動作を示す図、第３図は従来のタイミング
発生回路を示す図、第４図は第３図の従来のタイミング
発生回路の動作を示す図である。 １・・・主カウンタ回路、２・・・デコード回路、３・
・・主動作実行期間信号発生回路、４・・・副カウンタ
回路、５・・・副動作実行期間信号発生回路。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）動作の基準となる信号（以後、同期信号と呼ぶ）
に対して周期的に実行される複数の動作が存在し、外部
から入力されるパラメータにより同期信号から動作を開
始する時刻と、動作を実行する時間とを設定できるタイ
ミング発生回路において、 同期信号を初期化信号として、一定周波数のクロックに
より、同期信号から主動作を開始する時刻を設定する第
１のパラメータと、主動作を実行する時間を設定する第
２のパラメータとに対応する値を計数する主カウンタ回
路と、 この主カウンタ回路の出力により主動作を実行する期間
を示すゲート信号を発生する主動作実行期間信号発生回
路と、 動作を実行する時間は主動作が動作する時間と同じで同
期信号から動作を開始する時刻のみが異なる副動作に対
して、上記主カウンタ回路のカウント値をデコードし、
このデコードした信号をカウント開始信号として主カウ
ンタ回路と同じクロックにより、主動作との動作開始時
刻の相違分を設定する第３のパラメータに対応する値を
計数する副カウンタ回路と、 この副カウンタ回路の出力により、副動作を実行する期
間を示すゲート信号を発生する副動作実行期間信号発生
回路とを備えたことを特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20436389A JPH0368213A (ja) | 1989-08-07 | 1989-08-07 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20436389A JPH0368213A (ja) | 1989-08-07 | 1989-08-07 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368213A true JPH0368213A (ja) | 1991-03-25 |
Family
ID=16489276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20436389A Pending JPH0368213A (ja) | 1989-08-07 | 1989-08-07 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368213A (ja) |
-
1989
- 1989-08-07 JP JP20436389A patent/JPH0368213A/ja active Pending
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