JPH036830A

JPH036830A - 半導体装置

Info

Publication number: JPH036830A
Application number: JP14158389A
Authority: JP
Inventors: Masahiko Urai; 浦井　正彦; Katsuji Iguchi; 勝次井口; Akio Kawamura; 川村　昭男
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-06-02
Filing date: 1989-06-02
Publication date: 1991-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＬＤＤ構造を有する半導体装置に関し。

特に、ゲート側部に導電性サイドウオールを設けること
によって電流駆動力を高めた信頼１゛１の高い半導体装
置に関する。

（従来の技術）ＬＳＩの高集積化、高速化を目的として、トランジスタ
素子の微細化が活発に進められている。

素子の微細化に伴い、素子特性及び信頼性を劣化させる
種々の問題が発生している。これらの多くは、外部シス
テムの要求としである電源電圧の維持のもとで素子寸法
を縮小することに伴う素子内部電界の強度増加を原因と
している。特に、　ＭＯＳＦＥＴに於いては、ドレイン
端部の電界強度が著しく高くなるため、ゲートしきい値
電圧■アの低下、パンチスルー、ホットキャリア効果等
の問題が発生し、素子の微細化を大きく阻害している。

ＭＯＳ　Ｆ　ＥＴに於けるこれらの問題を解決するため
には、ドレイン電界の強度緩和が必要である。

このためドレインとチャネルの間に低濃度不純物拡散層
を設けたＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄｒａｉｎ　）構造が検討されている。第３図（ａ）は
ＬＤＤ構造を有するｎチャネルＭＯ３ＦＥＴの第１の従
来例を説明するための断面図である。単結晶シリコン基
板１には、ゲート絶縁膜１５を介してゲート電極６が設
けられており、ゲート電極６の下方のチャネルを挟んで
その両側にはソース、ドレインとして高濃度不純物拡散
層（ｎ″層）１１ａ、１１ｂが形成されている。上記構
成に加えて、低濃度不純物拡散Ｎ（ｎ−層）７ａ、７ｂ
がサイドウオール絶縁膜１４の下方、チャネルとｎ゛層
１１ａ。

１１ｂの間にＬＤＤとして形成されており、ドレイン端
部の電界強度を緩和している。

第３図（ｂ）は第２の従来例を説明するための断面図で
ある。

単結晶シリコン基板１上にはゲート絶縁膜１５を介して
逆Ｔ字型のゲート電極６が形成されている。この逆Ｔ字
型ゲート電極６の下方には、電極の薄い部分を介してイ
オン注入された不純物から成るｎ−層７ａ、７ｂが、Ｌ
ＤＤとしてチャネルを挟んだ状態で形成されている。ソ
ース、ドレインの００層１１ａ、ｌｌｂはサイドウオー
ル絶縁膜１４の形成後にゲート電極６及びサイドウオー
ル１４をマスクとしてイオン注入されることによって形
成されている。

（発明が解決しようとする課題）しかしながら、上述の従来技術には以下に述べるような
問題があった。ドレイン端部の電界強度を緩和するため
にはｎ−層７ａ、７ｂの不純物濃度を充分に低下させな
ければならず、それによって増加するｎ−層７ａ、７ｂ
の抵抗が、相互コンダクタンスｇｍ及びオン電流の低下
を招くという問題があった。特に第１の従来例に於いて
は、０層７ａ、７ｂがゲート電極下方ではなく、サイド
ウオール絶縁膜の下方に形成されているので、ゲート電
極の電位によってｎ−層のキャリア密度を増加させるこ
とができず、ｎ−層抵抗による相互コンダクタンス及び
オン電流低下が増長されていた。また、動作中にｎ−層
７ａ、７ｂで発生したホットエレクトロンがサイドウオ
ール絶縁膜１４中へ注入されることによって、絶縁膜に
トラップされた負電荷が形成された。この負電荷は、０
層７ａ、７ｂを空乏層化することによってｎ−層抵抗を
さらに増加し、素子の信鎖性を著しく低下させていた。

第２の従来例に於いては、ゲート電極６の形状が逆Ｔ字
形であるために、ゲート電極形状を再現性良く制御して
１歩留り良く素子を製造することが極めて困難であった
。このため第２の従来例に示した素子は、量産的な実用
化に対して大きな問題を有していた。

また、　第１．第２の従来例を問わずゲート電極絶縁膜
Ｉ５の膜厚が１００λ程度に薄膜化された微細寸法素子
に於いては、ドレイン電圧が３〜５Ｖ、ゲート電圧がＯ
■以下、の電圧印加がなされた場合、ドレインとゲート
絶縁膜１５との界面付近に高電界が発生し、このことに
より、ドレイン空乏層のバンドベンディングがバンドギ
ャップより大きくなり、バンド間トンネル電流が発生し
た。このトンネル電流は、ＤＲＡＭの場合、記録保持容
量からのリークを発生させ、ソフトエラーを招いていた
。トンネル電流は、ｎ型不純物が注入された領域では５
不純物濃度１０”ｃｍ−’程度で発生しやすかった。通
常、ｎ−層の不純物濃度は１０”Ｃ１１−’であり、ｎ
″層１１ａ、ｌｌｂの不純物濃度は１０２００ｉｌ−３
程度であるために、トンネル電流の発生しやすい濃度（
〜１０”ｅｌｍ−’）となるのは、ｎ−層７ａ、７ｂと
ｎ゛層１１ａ、１．ｌｂの接する領域である。第２の従
来例に於いては。

このトンネル電流の発生しやすい領域上に薄いゲート絶
縁膜１５を介してゲート電極６が存在している。一方、
第１の従来例では、この領域上にサイドウオール絶縁膜
１４が存在している。このため、ゲートドレイン間の高
電界によるドレイントンネル電流が発生しやすいという
問題は第２の従来例に於いて特に重大であった。

本発明は上記課題を解決するためになされたものであり
、その目的とするところは、（１）ドレイン電界を緩和
する素子の微細化に適したＬＤＤ構造を有していながら
、（２）相互コンダクタンスｇｍ及びオン電流等が大き
い、（３）バンド間トンネルリーク電流が防止され信顛
性の高い、（４）歩留り良く容易に製造できる。半導体
装置を提供することにある。

（課題を解決するための手段）本発明は半導体装置であって、ＬＤＤを有するＭＩＳ型
ＦＥＴに於いて、ゲート電極側部に、導電性を有するサ
イドウオールが設けられており。

そのことにより上記目的が達成される。

前記ゲート電極下に第１のゲート絶縁膜が設けられてお
り、絶縁サイドウオール下に該第１のゲート絶縁膜より
厚い第２のゲート絶縁膜が設けられていてもよい。

（実施例）以下に本発明を実施例について説明する。第１図に本発
明半導体装置の一実施例の断面図を示す。

単結晶シリコン基板１表面にソース、ドレインとして高
濃度不純物拡散層（ｎ”層）ｌｌａ、１１ｂ、ＬＤＤと
して低濃度不純物拡散層（ｎ−層）７ａ、７ｂが設けら
れており、基板ｌ上には第１のゲート絶縁膜（膜厚１０
０人）２及び第２のゲート絶縁膜（膜厚２００人）８を
介して導電性をを存するサイドウオール１０を備えたゲ
ート電極６が形成されている。サイドウオール１０はゲ
ート電極６と電気的に接続されており、ｎ−層７ａ。

７ｂ及びｎ９層１１ａ、ｌｌｂのｎ−層側端部の上方に
位置している。この構成によって、ゲート電極６は、ゲ
ート電極６と同電位を有するサイドウオール１０を媒介
として、ｎ−層７ａ、７ｂ及びｎ′層１１ａ、ｌｌｂの
ｎ−層側端部の電位を効率よく制御することが可能とな
る。このため。

ドレイン端部に於ける内部電界強度の緩和を目的として
ｎ−層？ａ、７ｂの不純物濃度を低下させても、ｎ−層
７ａ、７ｂのキャリア濃度はゲート電極の電位に強く依
存して変化できるので、　　ｇｍ及びオン電流の低下を
招くことはない。このため電流駆動力を低下させること
なく、ｎ−層７ａ。

７ｂの不純物濃度を充分に低下させることによって、ド
レイン端部電界強度を緩和した微細半導体装置を提供す
ることが可能となる。また、サイドウオールが導電性を
有しているために、従来例のようにホットエレクトロン
がサイドウオールにトラップされた負電荷となることが
ない。また、０層７ａ、７ｂとｎ９層１１ａ、ｌｌｂが
接する領域の上方には、膜厚の比較的厚い第２のゲート
絶縁膜８が形成されているために、ゲートサイドウオー
ルへのトンネルリーク電流の発生が抑制されている。こ
のため、半導体装置の信顛性が著しく向上する。

次に上記構造を有する半導体装置の製造方法について説
明する。

先ず、第２図（ａ）に示すように、Ｐ型車結晶シリコン
基板ｌ上に素子分離領域（不図示）を形成した後、基板
１上にゲート絶縁膜（膜厚１００人）２、リンドープト
多結晶シリコン膜（膜厚３０００人）３及びＳｉＯ！膜
（膜厚２０００人）４を形成する。Ｓｉｎ、膜４上にゲ
ート電極パターンを有するレジストを形成した後、ＲＩ
Ｂ（リアクティブイオンエツチング）によってＳｉＯ□
膜４をパターニングする。次いで、レジストを除去した
後、５ｉＯｚ５をＲＩＥのマスクとして、リンドープト
多結晶シリコン膜３をパターニングする。

このＲＩＥによって、マスクのない領域のゲート絶縁膜
は膜厚２０〜５０人に薄膜化している。次にＬＤＤを形
成するために、リンをドーズ量５×１０　ＩＺ　ｃｍ　
−２，加速エネルギー８０ｋｅｖの条件でイオン注入し
、ｎ−層７ａ、７ｂを形成する（第２図［有］））。Ｓ
ｔｏ、膜５をフッ酸系溶液によりエツチング除去した後
、５ｉＯｚ８（膜厚２００人）を形成する（第２図（Ｃ
））。次いで膜厚５０００人のレジスト９を形成した後
１表面から一様にレジスト９をエッチバックすることに
よってゲート電極６上部のＳｉＯ□膜８を露出させ、フ
ッ酸系溶液によりエツチング除去する（第２図（ｅ））
。レジスト９を除去した後、導電性のサイドウオールを
形成するために、多結晶シリコン膜（膜ｆｆ１０００人
）を堆積し、異方性エツチングによりサイドウオールｌ
Ｏを形成する（第２図げ））。この後。

ソース・ドレイン不純物拡散層を形成するために。

砒素をドーズ量５　Ｘ　１０１Ｓｃｒｓ−”、加速エネ
ルギー６０ｋｅｖの条件でイオン注入し、ｎ゛層１１ａ
。

１１ｂを形成する（第２図（ｇ））。眉間絶縁膜（膜厚
３０００人）を形成した後、不純物の活性化。

イオン注入損傷の回復及び層間絶縁膜の焼きしめ又は平
坦化等を兼ねた熱処理を１例えば９００″Ｃ９３０分間
の条件で行う。この熱処理によってｎ層のリン濃度は８
　Ｘ　１０　”ｃｍ−’で、その接合深さは６００人と
なる。ｎ゛層の砒素濃度はｌＸｌ０”ｃｍ−’で、その
接合深さは１４００人となる。ｎ゛層１１ａ、ｌｌｂ上
にコンタクトホール１３ａ。

１３ｂを開口し、ＡＩ系合金配線１４ａ、１４ｂを形成
した後、４４０°Ｃｌ２Ｏ分間の条件でシンターを行え
ば１本実施例の半導体装置が作製される（第２図Ｑ））
）。

なお２本実施例に於いては、第２の絶縁膜８として膜７
２００人のＳｉＯ□膜を形成した。この膜厚は、第１の
絶縁膜の膜厚以上であればｇｍを低下させない範囲で任
意の膜厚に設定できる。

また、第２の絶縁膜８となる５ｉｎ２膜の形成方法とし
てはＣＶＤ法又は熱酸化法が適している。

また、第２の絶縁膜８として窒化シリコン膜又は窒化シ
リコン膜とＳｉＯ□からなる多層膜を用いても良い。

また、第１図（ａ）に示すように第２のゲート絶縁膜は
ゲート電極６の側面の大部分を覆っている必要はなく、
ゲート電極６とサイドウオール１０が電気的に接触して
いる限り、第１図（ｂ）に示す他の実施例のようにゲー
ト電極６の側面をほとんど覆っていなくても良い。

（発明の効果）このように１本発明によれば、ゲート電極と同電位のサ
イドウオールがＬＤＤの上方に位置することによって、
ＬＤＤの抵抗増加が抑制されるのでｇｍ及びオン電流等
を低下させることなく、　　ＬＤＤの不純物濃度を低減
でき３素子寸法を微細化できる。また、サイドウオール
が導電性を有しているので　ホットエレクトロンがサイ
ドウオールにトラップされた負電荷になることはない。

さらに第１のゲート絶縁膜より膜厚の厚い第２の絶縁膜
によってドレイン端部の電界を緩和できるのでトンネル
リーク電流がドレイン端部に於いて発生することなく、
素子の信頼性が著しく向上する。

しかも、製造が容易であるために１高性能及び高信頼を
有する微細化された半導体装置を歩留り良く低コストで
量産することが可能である。

４、　°°　　の　　　なＦｕ第１図（ａ）（ｂ）は本発明の詳細な説明するための断
面図、第２図（ａ）〜（ｈ）は本発明の実施例の製造方
法を説明するだめの断面図、第３図（ａ）　（ｂ）は従
来例の断面図である。

１・・・単結晶シリコン基板、２・・・第１のゲート絶
縁膜、６・・・ゲート電極、７ａ、７ｂ・・・ｎ−層、
８・・・第２のゲート絶縁膜、９・・・レジスト　１０
・・・導電性サイドウオール、ｌｌａ、ｌｌｂ・・・ｎ
゛層。

１４・・・サイドウオール絶縁膜、１５・・・ゲート絶
縁膜。

以上

Claims

【特許請求の範囲】１、ＬＤＤを有するＭＩＳ型ＦＥＴに於いて、ゲート電
極側部に、導電性を有するサイドウォールが設けられて
おり、該サイドウォールの電位が該ゲート電極の電位と
等しい半導体装置。２、前記ゲート電極下に第１のゲート絶縁膜が設けられ
ており、前記サイドウォールの下に該第１のゲート絶縁
膜より厚い第２のゲート絶縁膜が設けられている請求項
１に記載の半導体装置。