JPH08203883A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08203883A JPH08203883A JP1065195A JP1065195A JPH08203883A JP H08203883 A JPH08203883 A JP H08203883A JP 1065195 A JP1065195 A JP 1065195A JP 1065195 A JP1065195 A JP 1065195A JP H08203883 A JPH08203883 A JP H08203883A
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Abstract
(57)【要約】
【目的】この発明は、酸化増速拡散が生じても十分な素
子分離耐圧を得ることができる半導体装置の製造方法を
提供することを目的とする。 【構成】Ｐ型シリコン基板１表面にＰ型ウェル２を形成
し、Ｐ型シリコン基板１の表面にＳｉＯ2 膜３を形成
し、このＳｉＯ2 膜３上にＳｉ3 Ｎ4 膜４を堆積させ
る。次に、Ｓｉ3 Ｎ4 膜４の上にフォトレジスト膜５を
設け、このフォトレジスト膜５をマスクとしてＳｉ3 Ｎ
4 膜４をエッチングし、フォトレジスト膜５を除去す
る。次に、Ｓｉ3 Ｎ4 膜４をマスクとしてＰ型シリコン
基板１の表面を酸化することにより、Ｐ型ウェル２の表
面に素子分離酸化膜６を形成する。次に、Ｐ型シリコン
基板１に酸素を含まない雰囲気中で１０００℃程度の温
度により少なくとも１分間のアニールを施す。従って、
酸化増速拡散が生じても十分な素子分離耐圧を得ること
ができる。
子分離耐圧を得ることができる半導体装置の製造方法を
提供することを目的とする。 【構成】Ｐ型シリコン基板１表面にＰ型ウェル２を形成
し、Ｐ型シリコン基板１の表面にＳｉＯ2 膜３を形成
し、このＳｉＯ2 膜３上にＳｉ3 Ｎ4 膜４を堆積させ
る。次に、Ｓｉ3 Ｎ4 膜４の上にフォトレジスト膜５を
設け、このフォトレジスト膜５をマスクとしてＳｉ3 Ｎ
4 膜４をエッチングし、フォトレジスト膜５を除去す
る。次に、Ｓｉ3 Ｎ4 膜４をマスクとしてＰ型シリコン
基板１の表面を酸化することにより、Ｐ型ウェル２の表
面に素子分離酸化膜６を形成する。次に、Ｐ型シリコン
基板１に酸素を含まない雰囲気中で１０００℃程度の温
度により少なくとも１分間のアニールを施す。従って、
酸化増速拡散が生じても十分な素子分離耐圧を得ること
ができる。
Description
【０００１】
【産業上の利用分野】この発明は、十分な素子分離耐圧
を有し、且つナローチャネル効果が抑えられた素子分離
酸化膜を半導体基板の表面上に形成する半導体装置の製
造方法に関するものである。
を有し、且つナローチャネル効果が抑えられた素子分離
酸化膜を半導体基板の表面上に形成する半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】シリコン基板上にＤＲＡＭ等の集積回路
を作製する場合において、ＭＯＳＦＥＴ素子間を絶縁分
離するために、シリコン基板上の所望の領域を酸化する
ことにより素子間を絶縁分離する局所酸化法（ＬＯＣＯ
Ｓ法）が用いられる。
を作製する場合において、ＭＯＳＦＥＴ素子間を絶縁分
離するために、シリコン基板上の所望の領域を酸化する
ことにより素子間を絶縁分離する局所酸化法（ＬＯＣＯ
Ｓ法）が用いられる。
【０００３】この局所酸化法を用いた従来の半導体装置
の製造方法について、以下に説明する。先ず、シリコン
基板には、導電性不純物として例えばＢ（ボロン）が導
入される。これにより、シリコン基板の表面にはＰ型ウ
ェルが形成される。次に、シリコン基板の表面には熱酸
化によりＳｉＯ2 膜が形成され、このＳｉＯ2 膜の上に
はＳｉ3 Ｎ4 膜が堆積される。この後、このＳｉ3 Ｎ4
膜の上にはフォトレジスト膜が設けられ、このフォトレ
ジスト膜をマスクとしてＳｉ3 Ｎ4 膜がエッチングされ
る。
の製造方法について、以下に説明する。先ず、シリコン
基板には、導電性不純物として例えばＢ（ボロン）が導
入される。これにより、シリコン基板の表面にはＰ型ウ
ェルが形成される。次に、シリコン基板の表面には熱酸
化によりＳｉＯ2 膜が形成され、このＳｉＯ2 膜の上に
はＳｉ3 Ｎ4 膜が堆積される。この後、このＳｉ3 Ｎ4
膜の上にはフォトレジスト膜が設けられ、このフォトレ
ジスト膜をマスクとしてＳｉ3 Ｎ4 膜がエッチングされ
る。
【０００４】次に、前記フォトレジスト膜が除去された
後、前記Ｓｉ3 Ｎ4 膜をマスクとしてＰ型シリコン基板
の表面を酸化することにより、Ｐ型ウェルの表面には素
子分離酸化膜が形成される。
後、前記Ｓｉ3 Ｎ4 膜をマスクとしてＰ型シリコン基板
の表面を酸化することにより、Ｐ型ウェルの表面には素
子分離酸化膜が形成される。
【０００５】この後、この素子分離酸化膜によって分離
形成された素子領域には、ゲート電極及びソ−ス・ドレ
イン領域の拡散層から構成されるＭＯＳトランジスタが
形成される。この際のトランジスタ形成工程では、１０
００℃以上の熱処理が行われていない。
形成された素子領域には、ゲート電極及びソ−ス・ドレ
イン領域の拡散層から構成されるＭＯＳトランジスタが
形成される。この際のトランジスタ形成工程では、１０
００℃以上の熱処理が行われていない。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、局所酸化法により素子分離
酸化膜を形成する際、この素子分離酸化膜の直下のシリ
コン基板中において、酸化増速拡散(oxidation enhance
d diffusion)が起こる。この酸化増速拡散とは、酸化時
にＳｉ−ＳｉＯ2 界面で多量に発生する格子間Ｓｉが、
基板内部に深く流れ込むことによって不純物の拡散を増
大させることである。これにより、シリコン基板のＰ型
ウェルにおけるＢ濃度のプロファイルが急峻な勾配を持
つプロファイルに変化する。すなわち、この酸化増速拡
散効果により、素子分離酸化膜中のＢ濃度が高くなり、
素子分離酸化膜の近傍におけるＰ型ウェルのＢ濃度は、
素子分離酸化膜から離れた領域のＰ型ウェルのＢ濃度に
比べて低くなる。これによって、この素子分離酸化膜の
近傍のＰ型ウェルではパンチスルーが起こりやすくな
り、十分な電気的な素子分離耐圧が得られなくなるとい
う問題が発生する。この問題は、素子の微細化が進むに
つれて顕著に起こってくる。
半導体装置の製造方法では、局所酸化法により素子分離
酸化膜を形成する際、この素子分離酸化膜の直下のシリ
コン基板中において、酸化増速拡散(oxidation enhance
d diffusion)が起こる。この酸化増速拡散とは、酸化時
にＳｉ−ＳｉＯ2 界面で多量に発生する格子間Ｓｉが、
基板内部に深く流れ込むことによって不純物の拡散を増
大させることである。これにより、シリコン基板のＰ型
ウェルにおけるＢ濃度のプロファイルが急峻な勾配を持
つプロファイルに変化する。すなわち、この酸化増速拡
散効果により、素子分離酸化膜中のＢ濃度が高くなり、
素子分離酸化膜の近傍におけるＰ型ウェルのＢ濃度は、
素子分離酸化膜から離れた領域のＰ型ウェルのＢ濃度に
比べて低くなる。これによって、この素子分離酸化膜の
近傍のＰ型ウェルではパンチスルーが起こりやすくな
り、十分な電気的な素子分離耐圧が得られなくなるとい
う問題が発生する。この問題は、素子の微細化が進むに
つれて顕著に起こってくる。
【０００７】この問題を解決する方法としては、現在、
素子分離酸化膜を形成する前に、予めＰ型ウェル内の素
子分離領域のみにＢを追加イオン注入しておく方法が用
いられている。このＢのイオン注入によって前記素子分
離領域のＢ濃度を十分に高くしておけば、素子分離酸化
膜の近傍のＢ濃度は、酸化増速拡散が生じてもパンチス
ルーが起こるほど低下することを防止できる。しかし、
この方法には次の欠点がある。
素子分離酸化膜を形成する前に、予めＰ型ウェル内の素
子分離領域のみにＢを追加イオン注入しておく方法が用
いられている。このＢのイオン注入によって前記素子分
離領域のＢ濃度を十分に高くしておけば、素子分離酸化
膜の近傍のＢ濃度は、酸化増速拡散が生じてもパンチス
ルーが起こるほど低下することを防止できる。しかし、
この方法には次の欠点がある。
【０００８】つまり、前記Ｂの追加イオン注入をする
と、素子分離酸化膜の近傍の素子領域にＢが拡散によっ
てしみだすことにより、前記素子分離酸化膜の近傍に形
成されたＭＯＳＦＥＴのチャネル領域におけるＢ濃度が
上がってしまう。これは、素子が微細化されるに従い、
顕著になる。特に、ＭＯＳＦＥＴのチャネル幅が狭くな
ると、この素子分離酸化膜の近傍のＭＯＳＦＥＴのチャ
ネル領域におけるＢ濃度の上昇によって、このＭＯＳＦ
ＥＴのしきい値電圧が上がってしまうナローチャネル効
果を引き起こすこととなる。
と、素子分離酸化膜の近傍の素子領域にＢが拡散によっ
てしみだすことにより、前記素子分離酸化膜の近傍に形
成されたＭＯＳＦＥＴのチャネル領域におけるＢ濃度が
上がってしまう。これは、素子が微細化されるに従い、
顕著になる。特に、ＭＯＳＦＥＴのチャネル幅が狭くな
ると、この素子分離酸化膜の近傍のＭＯＳＦＥＴのチャ
ネル領域におけるＢ濃度の上昇によって、このＭＯＳＦ
ＥＴのしきい値電圧が上がってしまうナローチャネル効
果を引き起こすこととなる。
【０００９】したがって、上記従来の製造方法により製
造された半導体装置においては、結果として、Ｐ型ウェ
ルにおけるＢ濃度のプロファイルが急峻な勾配を持った
ままとなっている。
造された半導体装置においては、結果として、Ｐ型ウェ
ルにおけるＢ濃度のプロファイルが急峻な勾配を持った
ままとなっている。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ナローチャネル効果を
引き起こすことなく、酸化増速拡散が生じても十分な素
子分離耐圧を得ることができる半導体装置の製造方法を
提供することにある。
されたものであり、その目的は、ナローチャネル効果を
引き起こすことなく、酸化増速拡散が生じても十分な素
子分離耐圧を得ることができる半導体装置の製造方法を
提供することにある。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板における不純物領域の表面上
に局所酸化法により素子分離酸化膜を形成する工程と、
前記半導体基板に、酸素を含まない雰囲気中で、低くと
も１０００℃程度の温度により少なくとも１分間のアニ
ールをする工程と、を具備することを特徴としている。
また、前記酸素を含まない雰囲気は、不活性ガス雰囲気
であることを特徴としている。
解決するため、半導体基板における不純物領域の表面上
に局所酸化法により素子分離酸化膜を形成する工程と、
前記半導体基板に、酸素を含まない雰囲気中で、低くと
も１０００℃程度の温度により少なくとも１分間のアニ
ールをする工程と、を具備することを特徴としている。
また、前記酸素を含まない雰囲気は、不活性ガス雰囲気
であることを特徴としている。
【００１２】
【作用】この発明は、半導体基板における不純物領域の
表面上に素子分離酸化膜を形成した後、前記半導体基板
に、酸素を含まない雰囲気中で、低くとも１０００℃程
度の温度により少なくとも１分間の不純物再拡散アニー
ルを施している。このため、前記素子分離酸化膜を形成
した際は、前記不純物領域における素子分離酸化膜の近
傍に位置する領域の不純物濃度が酸化増速拡散効果によ
って非常に薄くなっているが、その後に酸素を含まない
雰囲気中で不純物再拡散アニールを施すことにより、前
記不純物領域の不純物濃度を均一にすることができる。
したがって、酸化増速拡散が生じても十分な素子分離耐
圧を得ることができる。
表面上に素子分離酸化膜を形成した後、前記半導体基板
に、酸素を含まない雰囲気中で、低くとも１０００℃程
度の温度により少なくとも１分間の不純物再拡散アニー
ルを施している。このため、前記素子分離酸化膜を形成
した際は、前記不純物領域における素子分離酸化膜の近
傍に位置する領域の不純物濃度が酸化増速拡散効果によ
って非常に薄くなっているが、その後に酸素を含まない
雰囲気中で不純物再拡散アニールを施すことにより、前
記不純物領域の不純物濃度を均一にすることができる。
したがって、酸化増速拡散が生じても十分な素子分離耐
圧を得ることができる。
【００１３】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１乃至図６は、この発明の実施例に
よる半導体装置の製造方法を示す断面図である。先ず、
図２に示すように、例えば抵抗が４Ω・cm〜６Ω・cmの
Ｐ型シリコン基板１の面方位（１００）表面にはＢ（ボ
ロン）がイオン注入される。次に、このＰ型シリコン基
板１には１２００℃程度の十分に高温な温度条件でアニ
ールが施される。これにより、Ｐ型シリコン基板１には
Ｂ濃度が５×１０16個／cm3 程度のいわゆるＰ型ウェル
（不純物領域）２が形成される。
ついて説明する。図１乃至図６は、この発明の実施例に
よる半導体装置の製造方法を示す断面図である。先ず、
図２に示すように、例えば抵抗が４Ω・cm〜６Ω・cmの
Ｐ型シリコン基板１の面方位（１００）表面にはＢ（ボ
ロン）がイオン注入される。次に、このＰ型シリコン基
板１には１２００℃程度の十分に高温な温度条件でアニ
ールが施される。これにより、Ｐ型シリコン基板１には
Ｂ濃度が５×１０16個／cm3 程度のいわゆるＰ型ウェル
（不純物領域）２が形成される。
【００１４】この後、図３に示すように、Ｐ型シリコン
基板１の表面には、熱酸化により厚さが５００オングス
トローム程度のＳｉＯ2 膜３が形成される。次に、この
ＳｉＯ2 膜３の上には、ＣＶＤ(chemical vapor deposi
tion) 法によりＰ型シリコン基板１の酸化防止膜となる
厚さが１０００オングストローム程度のＳｉ3 Ｎ4 膜４
が堆積される。
基板１の表面には、熱酸化により厚さが５００オングス
トローム程度のＳｉＯ2 膜３が形成される。次に、この
ＳｉＯ2 膜３の上には、ＣＶＤ(chemical vapor deposi
tion) 法によりＰ型シリコン基板１の酸化防止膜となる
厚さが１０００オングストローム程度のＳｉ3 Ｎ4 膜４
が堆積される。
【００１５】次に、図４に示すように、前記Ｓｉ3 Ｎ4
膜４の上には、Ｐ型ウェル２の上に位置する開孔部５ａ
を有するフォトレジスト膜５が設けられる。この後、こ
のフォトレジスト膜５をマスクとして、対ＳｉＯ2 に高
いエッチング選択比を持つリアクティブイオンエッチン
グ（ＲＩＥ）により、前記開孔部５ａの下に位置するＳ
ｉ3 Ｎ4 膜４がエッチング除去される。
膜４の上には、Ｐ型ウェル２の上に位置する開孔部５ａ
を有するフォトレジスト膜５が設けられる。この後、こ
のフォトレジスト膜５をマスクとして、対ＳｉＯ2 に高
いエッチング選択比を持つリアクティブイオンエッチン
グ（ＲＩＥ）により、前記開孔部５ａの下に位置するＳ
ｉ3 Ｎ4 膜４がエッチング除去される。
【００１６】この後、図５に示すように、前記フォトレ
ジスト膜５が除去された後、前記Ｓｉ3 Ｎ4 膜４をマス
クとしてＰ型シリコン基板１の表面は十分に酸化され
る。これにより、Ｐ型シリコン基板１のＰ型ウェル２の
表面には素子分離酸化膜６が形成される。この時、Ｐ型
ウェル２における素子分離酸化膜６の近傍に位置する領
域７は、酸化増速拡散効果によってＢ濃度が非常に薄い
状態となっている。
ジスト膜５が除去された後、前記Ｓｉ3 Ｎ4 膜４をマス
クとしてＰ型シリコン基板１の表面は十分に酸化され
る。これにより、Ｐ型シリコン基板１のＰ型ウェル２の
表面には素子分離酸化膜６が形成される。この時、Ｐ型
ウェル２における素子分離酸化膜６の近傍に位置する領
域７は、酸化増速拡散効果によってＢ濃度が非常に薄い
状態となっている。
【００１７】次に、図６に示すように、前記Ｓｉ3 Ｎ4
膜４は、対ＳｉＯ2 に高いエッチング選択比を持つドラ
イエッチングにより除去される。そして、素子分離形成
工程は完了する。
膜４は、対ＳｉＯ2 に高いエッチング選択比を持つドラ
イエッチングにより除去される。そして、素子分離形成
工程は完了する。
【００１８】この後、図１に示すように、Ｐ型シリコン
基板１には、酸素を含まない雰囲気中、例えばＮ2 等の
不活性ガス雰囲気中で１２００℃程度の温度により３０
分間のアニールが施される。これにより、前記領域７は
なくなる。即ち、前記アニールによりＰ型ウェル２の全
領域におけるＢ濃度は一定な状態となる。
基板１には、酸素を含まない雰囲気中、例えばＮ2 等の
不活性ガス雰囲気中で１２００℃程度の温度により３０
分間のアニールが施される。これにより、前記領域７は
なくなる。即ち、前記アニールによりＰ型ウェル２の全
領域におけるＢ濃度は一定な状態となる。
【００１９】上記実施例によれば、Ｓｉ3 Ｎ4 膜４をマ
スクとしてＰ型シリコン基板１の表面を局所的に酸化す
ることにより、Ｐ型ウェル２の表面に素子分離酸化膜６
を形成している。この時、図６に示すように、Ｐ型ウェ
ル２における素子分離酸化膜６の近傍に位置する領域７
は、酸化増速拡散効果によってＢ濃度が非常に薄い状態
となっている。このため、Ｐ型ウェル２においては、前
記領域７により急峻なＢ濃度プロファイルが形成され
る。即ち、Ｐ型ウェル２におけるＢ濃度は、領域７にお
いて他のＰ型ウェル２の領域に比べ急激に低下する。こ
のような急峻なＢ濃度プロファイルをなだらかなプロフ
ァイルに戻すために、素子分離酸化膜６を形成した後、
Ｐ型シリコン基板１にＮ2 等の不活性ガス雰囲気中で１
２００℃程度の温度により３０分間の不純物再拡散アニ
ールを施している。これにより、Ｐ型ウェル２内におい
ては酸化増速拡散ではない通常の熱による不純物拡散の
みが起こる。この結果、Ｐ型ウェル２における急峻なＢ
濃度プロファイルをなだらかなプロファイル、即ちＢ濃
度が均一化する方向に濃度プロファイルを変化させるこ
とができる。このため、素子分離酸化膜を形成する前
に、予めＰ型ウェル内の素子分離領域のみにＢを追加イ
オン注入しなくても、素子分離酸化膜６の近傍における
Ｐ型ウェル２のＢ濃度の低下を防止することができる。
したがって、従来技術のようなナローチャネル効果を引
き起こすことがなく、酸化増速拡散が生じても十分な素
子分離耐圧を得ることができる。
スクとしてＰ型シリコン基板１の表面を局所的に酸化す
ることにより、Ｐ型ウェル２の表面に素子分離酸化膜６
を形成している。この時、図６に示すように、Ｐ型ウェ
ル２における素子分離酸化膜６の近傍に位置する領域７
は、酸化増速拡散効果によってＢ濃度が非常に薄い状態
となっている。このため、Ｐ型ウェル２においては、前
記領域７により急峻なＢ濃度プロファイルが形成され
る。即ち、Ｐ型ウェル２におけるＢ濃度は、領域７にお
いて他のＰ型ウェル２の領域に比べ急激に低下する。こ
のような急峻なＢ濃度プロファイルをなだらかなプロフ
ァイルに戻すために、素子分離酸化膜６を形成した後、
Ｐ型シリコン基板１にＮ2 等の不活性ガス雰囲気中で１
２００℃程度の温度により３０分間の不純物再拡散アニ
ールを施している。これにより、Ｐ型ウェル２内におい
ては酸化増速拡散ではない通常の熱による不純物拡散の
みが起こる。この結果、Ｐ型ウェル２における急峻なＢ
濃度プロファイルをなだらかなプロファイル、即ちＢ濃
度が均一化する方向に濃度プロファイルを変化させるこ
とができる。このため、素子分離酸化膜を形成する前
に、予めＰ型ウェル内の素子分離領域のみにＢを追加イ
オン注入しなくても、素子分離酸化膜６の近傍における
Ｐ型ウェル２のＢ濃度の低下を防止することができる。
したがって、従来技術のようなナローチャネル効果を引
き起こすことがなく、酸化増速拡散が生じても十分な素
子分離耐圧を得ることができる。
【００２０】また、Ｐ型シリコン基板１において結晶欠
陥が生じることもない。尚、上記実施例では、Ｐ型シリ
コン基板１に不活性ガス雰囲気中で１２００℃程度の温
度により３０分間のアニールを施しているが、Ｐ型シリ
コン基板１に不活性ガス雰囲気中で、従来のトランジス
タ形成工程上行われている熱処理温度よりも高い温度、
具体的には１０００℃以上の温度により、不純物を再拡
散させるのに必要な時間として可能な限り短い時間、具
体的には１分以上のアニールを施せば上述したような効
果を得られるものである。すなわち、Ｐ型シリコン基板
１の表面に局所酸化法により素子分離酸化膜を形成した
後、９００℃程度の温度により４時間のアニールを施す
実験を行ったが、上記のようなＰ型ウェル内のＢ濃度を
均一化させるという効果は得られなかった。これに対し
て、素子分離酸化膜を形成した後、１１９０℃程度の温
度により２０分間のアニールを施す実験を行った結果、
上記のような効果が得られた。従って、このアニールの
条件としては、Ｂ濃度プロファイルの状態と初期のＰ型
ウェルのＢ濃度とによって異なるが、温度が低くとも１
０００℃程度必要で、時間が少なくとも１分又は数分程
度必要である。
陥が生じることもない。尚、上記実施例では、Ｐ型シリ
コン基板１に不活性ガス雰囲気中で１２００℃程度の温
度により３０分間のアニールを施しているが、Ｐ型シリ
コン基板１に不活性ガス雰囲気中で、従来のトランジス
タ形成工程上行われている熱処理温度よりも高い温度、
具体的には１０００℃以上の温度により、不純物を再拡
散させるのに必要な時間として可能な限り短い時間、具
体的には１分以上のアニールを施せば上述したような効
果を得られるものである。すなわち、Ｐ型シリコン基板
１の表面に局所酸化法により素子分離酸化膜を形成した
後、９００℃程度の温度により４時間のアニールを施す
実験を行ったが、上記のようなＰ型ウェル内のＢ濃度を
均一化させるという効果は得られなかった。これに対し
て、素子分離酸化膜を形成した後、１１９０℃程度の温
度により２０分間のアニールを施す実験を行った結果、
上記のような効果が得られた。従って、このアニールの
条件としては、Ｂ濃度プロファイルの状態と初期のＰ型
ウェルのＢ濃度とによって異なるが、温度が低くとも１
０００℃程度必要で、時間が少なくとも１分又は数分程
度必要である。
【００２１】また、Ｐ型シリコン基板１にＰウェル領域
２を形成し、このＰウェル領域２に素子分離酸化膜６を
形成した場合について本発明を適用しているが、Ｎウェ
ル領域を形成し、このＮウェル領域に素子分離酸化膜を
形成した場合について本発明を適用することも可能であ
る。
２を形成し、このＰウェル領域２に素子分離酸化膜６を
形成した場合について本発明を適用しているが、Ｎウェ
ル領域を形成し、このＮウェル領域に素子分離酸化膜を
形成した場合について本発明を適用することも可能であ
る。
【００２２】
【発明の効果】以上説明したようにこの発明によれば、
半導体基板における不純物領域の表面上に素子分離酸化
膜を形成した後に、前記半導体基板に、酸素を含まない
雰囲気中でアニールを施している。したがって、ナロー
チャネル効果を引き起こすことなく、酸化増速拡散が生
じても十分な素子分離耐圧を得ることができる。
半導体基板における不純物領域の表面上に素子分離酸化
膜を形成した後に、前記半導体基板に、酸素を含まない
雰囲気中でアニールを施している。したがって、ナロー
チャネル効果を引き起こすことなく、酸化増速拡散が生
じても十分な素子分離耐圧を得ることができる。
【図１】この発明の実施例による半導体装置の製造方法
を示すものであり、図６の次の工程を示す断面図。
を示すものであり、図６の次の工程を示す断面図。
【図２】この発明の実施例による半導体装置の製造方法
を示す断面図。
を示す断面図。
【図３】この発明の実施例による半導体装置の製造方法
を示すものであり、図２の次の工程を示す断面図。
を示すものであり、図２の次の工程を示す断面図。
【図４】この発明の実施例による半導体装置の製造方法
を示すものであり、図３の次の工程を示す断面図。
を示すものであり、図３の次の工程を示す断面図。
【図５】この発明の実施例による半導体装置の製造方法
を示すものであり、図４の次の工程を示す断面図。
を示すものであり、図４の次の工程を示す断面図。
【図６】この発明の実施例による半導体装置の製造方法
を示すものであり、図５の次の工程を示す断面図。
を示すものであり、図５の次の工程を示す断面図。
1 …Ｐ型シリコン基板、2 …Ｐ型ウェル（不純物領
域）、3 …ＳｉＯ2 膜、4…Ｓｉ3 Ｎ4 膜、5 …フォト
レジスト膜、5a…開孔部、6 …素子分離酸化膜、7…Ｐ
型ウェルにおける素子分離酸化膜の近傍に位置する領
域。
域）、3 …ＳｉＯ2 膜、4…Ｓｉ3 Ｎ4 膜、5 …フォト
レジスト膜、5a…開孔部、6 …素子分離酸化膜、7…Ｐ
型ウェルにおける素子分離酸化膜の近傍に位置する領
域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/762 Ｈ０１Ｌ 21/76 Ｄ
Claims (2)
- 【請求項１】 半導体基板における不純物領域の表面上
に局所酸化法により素子分離酸化膜を形成する工程と、 前記半導体基板に、酸素を含まない雰囲気中で、低くと
も１０００℃程度の温度により少なくとも１分間のアニ
ールをする工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記酸素を含まない雰囲気は、不活性ガ
ス雰囲気であることを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065195A JPH08203883A (ja) | 1995-01-26 | 1995-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065195A JPH08203883A (ja) | 1995-01-26 | 1995-01-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203883A true JPH08203883A (ja) | 1996-08-09 |
Family
ID=11756135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065195A Pending JPH08203883A (ja) | 1995-01-26 | 1995-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203883A (ja) |
-
1995
- 1995-01-26 JP JP1065195A patent/JPH08203883A/ja active Pending
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