JPS59112351A - メモリ装置制御方式 - Google Patents
メモリ装置制御方式Info
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- JPS59112351A JPS59112351A JP57223470A JP22347082A JPS59112351A JP S59112351 A JPS59112351 A JP S59112351A JP 57223470 A JP57223470 A JP 57223470A JP 22347082 A JP22347082 A JP 22347082A JP S59112351 A JPS59112351 A JP S59112351A
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- memory
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- memory device
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ装置制御方式に関し、特に２つの制御装
置に共通な２つのメモリ装置を介し゛Ｃ情報の転送を行
う情報転送方式におけるメモリ装置制御方式に関する。
置に共通な２つのメモリ装置を介し゛Ｃ情報の転送を行
う情報転送方式におけるメモリ装置制御方式に関する。
従来この種の情報転送方式において２つの制御装置から
共通メモリ装置へのアクセスが衝突したときには、これ
らメモリアクセスに優先順位を付は非優先アクセスの制
御装置は優先アクセスの制御装置の処理が終了するまで
待ち合わせて処理を行うメモリ装置制御方式が採られて
いる。
共通メモリ装置へのアクセスが衝突したときには、これ
らメモリアクセスに優先順位を付は非優先アクセスの制
御装置は優先アクセスの制御装置の処理が終了するまで
待ち合わせて処理を行うメモリ装置制御方式が採られて
いる。
モ
しかるこの方式では、実時間処理を要するときこの待合
時間のため該請求を満たすことができないばかりでなく
、両制御装置の合計処理時間か長くなるという欠点があ
った。
時間のため該請求を満たすことができないばかりでなく
、両制御装置の合計処理時間か長くなるという欠点があ
った。
本発明の目的は、メモリアクセス切替制御手段を備える
ことにより上記欠点を除去し、アクセスが衝突したとき
でもｔｌｊ制御装置側から見て共通メモリ装置での待合
せを生じないようにするメモリ装置制御方式を提供する
ことにある。
ことにより上記欠点を除去し、アクセスが衝突したとき
でもｔｌｊ制御装置側から見て共通メモリ装置での待合
せを生じないようにするメモリ装置制御方式を提供する
ことにある。
本発明によるメモリ装置制御方式は、２つの制御装置に
共通な２つのメモリ装置を介して情報の転送を行う情報
転送方式において、一方の制御装置から前記２つのメモ
リ装置に情報書込みアクセスを行う際に、他方の制御装
置がいずれのメモリ装置をもアクセスしていないときは
前記２つのメモリ装置の同一アドレスに同−情＠全書き
込み１、 また他方の制御装置が一力のメモリ装置を
アクセスしているときは他方のメモリ装置へ前記情報を
書き込むとともにその書込みアドレスを一時記憶し且つ
前記両制御装置の前記アクセスがともに終了したとき前
記他方のメモリ装置の前記アドレスの情報を前記一方の
メモリ装置の前記アドレスに豊き込むようになすメモリ
アクセス切替制御手段を備えることを特徴とする。また
、メモリアクセス切替制御手段は書込みアドレスを一時
記憶するレジスタと、メモリアクセス状態の監視および
メモリ装置間の情報転送制御を行う制御部を含むことを
特徴とする。
共通な２つのメモリ装置を介して情報の転送を行う情報
転送方式において、一方の制御装置から前記２つのメモ
リ装置に情報書込みアクセスを行う際に、他方の制御装
置がいずれのメモリ装置をもアクセスしていないときは
前記２つのメモリ装置の同一アドレスに同−情＠全書き
込み１、 また他方の制御装置が一力のメモリ装置を
アクセスしているときは他方のメモリ装置へ前記情報を
書き込むとともにその書込みアドレスを一時記憶し且つ
前記両制御装置の前記アクセスがともに終了したとき前
記他方のメモリ装置の前記アドレスの情報を前記一方の
メモリ装置の前記アドレスに豊き込むようになすメモリ
アクセス切替制御手段を備えることを特徴とする。また
、メモリアクセス切替制御手段は書込みアドレスを一時
記憶するレジスタと、メモリアクセス状態の監視および
メモリ装置間の情報転送制御を行う制御部を含むことを
特徴とする。
次に図面を参照して本発明について説明する。
第１図、第２図（ａ）および（ｂ）は本発明のメモリ装
置制御方式の一実施例を示すブロック図であり、一方の
制御装置から２つのメモリ装置に情報書込みを行う際に
、他方の制御装置がいずれのメモリ装置をもアクセスし
ていない場合すなわちアクセスが衝突しない場合の情報
（信号およびデータ）の流れを第１図に示し、またアク
セスが衝突した場合の情報の流れを第２図（ａ） 、
（ｂ）に示す。いずれの場合も、情報転送は２つの制御
装置（以下ＰａＣ）ＰＲＣＡＩＯ、ＰＲＣＢＩＩおよび
該ＰＲＣるメモリアクセス切替制御装置（以下ＭＣＮＴ
）３０を介して行われる。なお該ＭＣＮＴ３０は特許
請求の範囲記載のメモリアクセス切替制御手段に対応す
る。
置制御方式の一実施例を示すブロック図であり、一方の
制御装置から２つのメモリ装置に情報書込みを行う際に
、他方の制御装置がいずれのメモリ装置をもアクセスし
ていない場合すなわちアクセスが衝突しない場合の情報
（信号およびデータ）の流れを第１図に示し、またアク
セスが衝突した場合の情報の流れを第２図（ａ） 、
（ｂ）に示す。いずれの場合も、情報転送は２つの制御
装置（以下ＰａＣ）ＰＲＣＡＩＯ、ＰＲＣＢＩＩおよび
該ＰＲＣるメモリアクセス切替制御装置（以下ＭＣＮＴ
）３０を介して行われる。なお該ＭＣＮＴ３０は特許
請求の範囲記載のメモリアクセス切替制御手段に対応す
る。
第１図において、ＰＲＣＡＩＯはＭＣＮ’ｌ”３０を介
Ｌ テＭ Ｅ Ｍ ｏ ２０ オｊ ヒＭ Ｅ Ｍ ＋
２１に制御信号ｃｏを送信してアクセスするとともに
書込み指示を行う。続いて前記ＰＲ，ＣＡｌ０からアド
レス信号ＡｏおよびデータＤｏを送信するので、前記Ｍ
ＥＭｏ２０およびＭＥＭ、２１では核アドレス信号Ａ。
Ｌ テＭ Ｅ Ｍ ｏ ２０ オｊ ヒＭ Ｅ Ｍ ＋
２１に制御信号ｃｏを送信してアクセスするとともに
書込み指示を行う。続いて前記ＰＲ，ＣＡｌ０からアド
レス信号ＡｏおよびデータＤｏを送信するので、前記Ｍ
ＥＭｏ２０およびＭＥＭ、２１では核アドレス信号Ａ。
の指示する同一アドレスに該同一データＤｏの書込みが
行われる。
行われる。
また、第２図（ａ）において、ＰａＣＢｌｔがＭＣＮ’
ｒ３０を介してＭＥＭ、２１に制御信号Ｃ，を送信し°
Ｃアクセスしアドレス信号Ａ、の指示するアドレ ５− スノデータＩ１１の読出しを行っている（ＰＲＣＢｌｌ
のアクセス動作）。該アクセス動作と並行して、ＰＲＣ
ＡＩＯは前記ＭＣＮＴ３０を介して開側信号ｃｏにより
ＭＥＭＯ２０をアクセスしアドレス信号Ａｏの指示する
アドレスにデータＤ。の書込みを行うが、該アドレス信
号Ａｏ（書込みアドレス）＆まアドレスレジスタ（以下
ＲＥＧ）３００にも記憶される（ＰＲＣＡＩＯのアクセ
ス動作）。
ｒ３０を介してＭＥＭ、２１に制御信号Ｃ，を送信し°
Ｃアクセスしアドレス信号Ａ、の指示するアドレ ５− スノデータＩ１１の読出しを行っている（ＰＲＣＢｌｌ
のアクセス動作）。該アクセス動作と並行して、ＰＲＣ
ＡＩＯは前記ＭＣＮＴ３０を介して開側信号ｃｏにより
ＭＥＭＯ２０をアクセスしアドレス信号Ａｏの指示する
アドレスにデータＤ。の書込みを行うが、該アドレス信
号Ａｏ（書込みアドレス）＆まアドレスレジスタ（以下
ＲＥＧ）３００にも記憶される（ＰＲＣＡＩＯのアクセ
ス動作）。
これらＰＲＣＡｘＯおよびＰＲＣＢｌｌのアクセス動作
がともに終了すると、第２図（ｂ）において、前記Ｍ
ＣＮ Ｔ ３０ ”’Ｃは制御部（以下ＣＮＴ）３０１
がこれを認識したのち、前記ＭＥＭ、２０およびＭＥＭ
＋２１．へそれぞれ例えば制御信号Ｃ１およびｃｏを送
信し該ＭＥＭ、２０へは読出し指示を該ＭＥＭ１２１へ
は書込み指示を行うとともに前記ＲＥＧ３００から該Ｍ
ＥＭｏ２０２ＭＥＭ＋ ２１へＭｉ前記アドレス信号Ａ
ｏを送信するので、該ＭＥＭ、２０の該アドレス信号Ａ
ｏの指示するアドレス（読出しアドレス）の前記データ
Ｄｏが読み出されて＃ＭＥＭ、２１の同一アドレス（書
込みアドレス）に誉６− き込まれる。
がともに終了すると、第２図（ｂ）において、前記Ｍ
ＣＮ Ｔ ３０ ”’Ｃは制御部（以下ＣＮＴ）３０１
がこれを認識したのち、前記ＭＥＭ、２０およびＭＥＭ
＋２１．へそれぞれ例えば制御信号Ｃ１およびｃｏを送
信し該ＭＥＭ、２０へは読出し指示を該ＭＥＭ１２１へ
は書込み指示を行うとともに前記ＲＥＧ３００から該Ｍ
ＥＭｏ２０２ＭＥＭ＋ ２１へＭｉ前記アドレス信号Ａ
ｏを送信するので、該ＭＥＭ、２０の該アドレス信号Ａ
ｏの指示するアドレス（読出しアドレス）の前記データ
Ｄｏが読み出されて＃ＭＥＭ、２１の同一アドレス（書
込みアドレス）に誉６− き込まれる。
なお第２図（ａ）ではＰＲＣＡＩ Ｏ、ＰＲＣＢｌ １
はそれぞれＭＥＭｏ２０ 、ＭＥＭ、２１をアクセスす
る場合を例示したが、これ以外の場合も情報の流れおよ
び動作は上述のものと同様である。
はそれぞれＭＥＭｏ２０ 、ＭＥＭ、２１をアクセスす
る場合を例示したが、これ以外の場合も情報の流れおよ
び動作は上述のものと同様である。
次に第３図は第１図、第２図（ａ）および（ｂ）におけ
るメモリアクセス切替制御装置の主要部の一例を示す回
路図であり、同じ構成要素にはそれぞれ同じ符号が付し
である。同図において、ＭＣＮＴ３０は曹込みアドレス
を一時記憶するＲ、ＥＧ３００と、メモリアクセス状態
の監視およびＭＥＭＯ２０、ＭＥＭ、２１間の情報転送
制御などを行うＣＮＴ３０１（第２図（ｂ）に図示）を
なすフリップフロップ（以下Ｆ／Ｆ）３０２．タイミン
グ回路（以下ＴＭ）３０３および関連ゲート回路と、Ｐ
ＲＣＡＩ Ｏ。
るメモリアクセス切替制御装置の主要部の一例を示す回
路図であり、同じ構成要素にはそれぞれ同じ符号が付し
である。同図において、ＭＣＮＴ３０は曹込みアドレス
を一時記憶するＲ、ＥＧ３００と、メモリアクセス状態
の監視およびＭＥＭＯ２０、ＭＥＭ、２１間の情報転送
制御などを行うＣＮＴ３０１（第２図（ｂ）に図示）を
なすフリップフロップ（以下Ｆ／Ｆ）３０２．タイミン
グ回路（以下ＴＭ）３０３および関連ゲート回路と、Ｐ
ＲＣＡＩ Ｏ。
ＰＬ（、ＣＢＩＩと前記ＭＥＭｏ２０ 、ＭＥＭ、２１
間の制御信号、アドレス信号およびデータの転送を行う
関連ゲート回路を含んで構成される。
間の制御信号、アドレス信号およびデータの転送を行う
関連ゲート回路を含んで構成される。
Ｍ ＥＭｏ ２０ 、 Ｍ ＥＭＩ２１からのメモリ読
出しデータ（以下Ｒ，Ｄ）はそれぞれアンドゲート（以
下ＡＮＤ）３１０，３２１を介して読出しデータ（以下
ＲＤＡ 、ＲＤＢ）とｌ、−（ＰＲＣＡＩ Ｏ、ＰＲＣ
ＢＩＩに転送され、＃ＰＲｃＡｌｏからの書込みデータ
（以下ＷＤＡ）、読出し／書込み制御信号（以下）Ｌ／
ＷＡ）、アクセス信号（以下Ｃ８Ａ）およびアドレス信
号（以下ＡＤＲＡ）はそれぞれＡＮｉ）３１１，３１２
．オアゲート（以下０）１． ） ３４０およびＡＮＤ
３１３と０Ｒ３４１を介してメモリ書込みデータ（以下
ＷＤ）、メモリ読出し／書込み制御信号（以下Ｒ／Ｗ）
、メモリアクセス信号（以下Ｃ８）およびメモリアドレ
ス信号（以下ＡＤＲ）として前記ＭＥＭｏ２０に転送さ
れ、前記ＰＲＣＢＩＩからのアドレス信号（以下ＡＤｆ
（、Ｂ ）、およびアクセス信号（以下ＣＳ Ｂ ）は
それぞれＡＮＤ ３２０とｏａａ ４２．およ、びＯし
た前記ＷＤＡおよびＡＮＤ３１８を介（〜た前記ＭＥＭ
Ｏ２０からの前記ＲＤはｏａ３４５を介し°τ前記ＭＥ
Ｍ、２１のメモリ書込みデータＷＤとじて転送され、前
記ＡＮＤ３１２を介した前記ｔ（、／ ＷＡは０Ｒ３４
４を介して該ＭＥＭ１２１にメモリ読出し／書込み制御
信号Ｒ／Ｗを与え、前記ＡＤ）ＬＡはＡＮＬ）３１７を
介して前記ＯＲ・３４２に入力される。更に、前記Ｃ８
Ａは前記ＡＮＤ） ３１０ 。
出しデータ（以下Ｒ，Ｄ）はそれぞれアンドゲート（以
下ＡＮＤ）３１０，３２１を介して読出しデータ（以下
ＲＤＡ 、ＲＤＢ）とｌ、−（ＰＲＣＡＩ Ｏ、ＰＲＣ
ＢＩＩに転送され、＃ＰＲｃＡｌｏからの書込みデータ
（以下ＷＤＡ）、読出し／書込み制御信号（以下）Ｌ／
ＷＡ）、アクセス信号（以下Ｃ８Ａ）およびアドレス信
号（以下ＡＤＲＡ）はそれぞれＡＮｉ）３１１，３１２
．オアゲート（以下０）１． ） ３４０およびＡＮＤ
３１３と０Ｒ３４１を介してメモリ書込みデータ（以下
ＷＤ）、メモリ読出し／書込み制御信号（以下Ｒ／Ｗ）
、メモリアクセス信号（以下Ｃ８）およびメモリアドレ
ス信号（以下ＡＤＲ）として前記ＭＥＭｏ２０に転送さ
れ、前記ＰＲＣＢＩＩからのアドレス信号（以下ＡＤｆ
（、Ｂ ）、およびアクセス信号（以下ＣＳ Ｂ ）は
それぞれＡＮＤ ３２０とｏａａ ４２．およ、びＯし
た前記ＷＤＡおよびＡＮＤ３１８を介（〜た前記ＭＥＭ
Ｏ２０からの前記ＲＤはｏａ３４５を介し°τ前記ＭＥ
Ｍ、２１のメモリ書込みデータＷＤとじて転送され、前
記ＡＮＤ３１２を介した前記ｔ（、／ ＷＡは０Ｒ３４
４を介して該ＭＥＭ１２１にメモリ読出し／書込み制御
信号Ｒ／Ｗを与え、前記ＡＤ）ＬＡはＡＮＬ）３１７を
介して前記ＯＲ・３４２に入力される。更に、前記Ｃ８
Ａは前記ＡＮＤ） ３１０ 。
３１１．３１２の入力となり、前記Ｃ８Ｂは前記ＡＮＤ
３２１の入力となってそれぞれゲート制御を行い、Ａ
ＮＤ３１４は該Ｃ８ＡおよびＣ，ＳＢの同時発生時には
アンド条件が成立しＦ／Ｆ ３０２のＳ端子に信号を与
えて該Ｆ’／Ｆ ３０２をセットするとともに前記ＡＮ
Ｄ３１３を介して前記Ｒ，ＥＧ３００のＣＫ端子に信号
を与えて前記Ａ Ｉ） ｆ（Ａを記憶させ、ＡＮＩ）３
１５はそれぞれインバータ（以下ＩＮ Ｖ ） ３３１
、３３２ｅ介１，７ｖ該Ｃ８Ａ。
３２１の入力となってそれぞれゲート制御を行い、Ａ
ＮＤ３１４は該Ｃ８ＡおよびＣ，ＳＢの同時発生時には
アンド条件が成立しＦ／Ｆ ３０２のＳ端子に信号を与
えて該Ｆ’／Ｆ ３０２をセットするとともに前記ＡＮ
Ｄ３１３を介して前記Ｒ，ＥＧ３００のＣＫ端子に信号
を与えて前記Ａ Ｉ） ｆ（Ａを記憶させ、ＡＮＩ）３
１５はそれぞれインバータ（以下ＩＮ Ｖ ） ３３１
、３３２ｅ介１，７ｖ該Ｃ８Ａ。
Ｃ８Ｂの反転信号と前記Ｆ／Ｆ３０２出力をアンドしＴ
Ｍ３０３に起動信号（以下ＳＴ）を与え、ＡＮＤ３１．
６は１Ｃ８ＡとＩＮＶ３３３を介シタ該Ｃ８Ｂの反転信
号とをアンドして前記ＡＮＤ３１７の入力となってゲー
ト制御を行うとともに前記（１１，３４３を介して前記
ＭＥＭ＋２１に前記Ｃ９− ８を与える。また、前記ＴＭ３０３は前記ＳＴを受信し
て所定のゲート信号（以下ＧＴ ）、書込み信号（以下
ＷＲ）およびリセット信号（以下Ｒ８）を作成出力する
。該ＧＴは前記ＡＮＤ３１８およびＡＮＤ ３１９の入
力となっＣゲート制御を行うとともに、それぞれ前記０
．１１，３４０ 、３’４３を介して前記ＭＥＭｏ２０
、ＭＥＭ＋ ２１に前記Ｃ８を与え、ＩＮＶ３３０を
介した該ＧＴの反転信号は前記ＡＮＤ３１３の入力とな
ってゲート制御を行う。前記ＷＲは前記ＯＲ３４４を介
して前記ＭＥＭ１２１に書込み指示を与え、前記Ｒ８は
前記Ｆ／Ｆ３０２のＲ・Ｔ端子に与えられて該Ｆ／Ｆ’
３０２をリセットさせる。更に、前記ＡＮＤ３１９は対
ン状態のとき前記Ｒ，ＥＧ３００の記憶内容（、ｖｉｌ
：込みアドレス）を該１１（、ＥＧ ３００のＱｎ端子
から出力しＣそれぞれ前記０Ｒ３４１，３４２を介して
前記ＭＥＭｏ２０ 、ＭＥＭ、２１にアドレス指示を与
える。
Ｍ３０３に起動信号（以下ＳＴ）を与え、ＡＮＤ３１．
６は１Ｃ８ＡとＩＮＶ３３３を介シタ該Ｃ８Ｂの反転信
号とをアンドして前記ＡＮＤ３１７の入力となってゲー
ト制御を行うとともに前記（１１，３４３を介して前記
ＭＥＭ＋２１に前記Ｃ９− ８を与える。また、前記ＴＭ３０３は前記ＳＴを受信し
て所定のゲート信号（以下ＧＴ ）、書込み信号（以下
ＷＲ）およびリセット信号（以下Ｒ８）を作成出力する
。該ＧＴは前記ＡＮＤ３１８およびＡＮＤ ３１９の入
力となっＣゲート制御を行うとともに、それぞれ前記０
．１１，３４０ 、３’４３を介して前記ＭＥＭｏ２０
、ＭＥＭ＋ ２１に前記Ｃ８を与え、ＩＮＶ３３０を
介した該ＧＴの反転信号は前記ＡＮＤ３１３の入力とな
ってゲート制御を行う。前記ＷＲは前記ＯＲ３４４を介
して前記ＭＥＭ１２１に書込み指示を与え、前記Ｒ８は
前記Ｆ／Ｆ３０２のＲ・Ｔ端子に与えられて該Ｆ／Ｆ’
３０２をリセットさせる。更に、前記ＡＮＤ３１９は対
ン状態のとき前記Ｒ，ＥＧ３００の記憶内容（、ｖｉｌ
：込みアドレス）を該１１（、ＥＧ ３００のＱｎ端子
から出力しＣそれぞれ前記０Ｒ３４１，３４２を介して
前記ＭＥＭｏ２０ 、ＭＥＭ、２１にアドレス指示を与
える。
なお第３図において、アドレス信号およびデータ転送関
連ゲート回路すなわちＡＮＤ３１０゜−１０＝ ３１１．３１３，３１７．〜３２１ ．０几３４１゜３
４２．３４５はそれぞれ複数のゲートで構成され、また
、ＴＭ３０３を含むＭＣＮＴ３０のすべＣの構成要素は
従来技術により容易に実現されるものである。
連ゲート回路すなわちＡＮＤ３１０゜−１０＝ ３１１．３１３，３１７．〜３２１ ．０几３４１゜３
４２．３４５はそれぞれ複数のゲートで構成され、また
、ＴＭ３０３を含むＭＣＮＴ３０のすべＣの構成要素は
従来技術により容易に実現されるものである。
次に第４図は第３図におけるタイミング回路に関連する
各種信号のタイムチャートであり、参照符号Ｃ８Ａ 、
Ｃ８Ｂ 、ＳＴ 、ＧＴ 、ＷＲおよびＲ８はそれぞれ
第３図に示したものに対応する。同図において、ＰＲＣ
ＡＩＯ、ＰＲＣＢＩ １ （ともに第３図に図示）のメ
モリアクセスが衝突しそれぞれのアクセス動作が終了し
たとき、すなわち前記Ｃ８ＡおよびＣ８ＢがｒＯＪにな
ったときＳＴが１１」になってＴＭ３０３（第３図に図
示）が起動される。該ＴＭ３０３はＧＴに「１」を出力
し、所定のタイミング１ｏ後ＷＲに「１」を出力してＭ
ＥＭｒ ２１ （第３図に図示）にデータ書込みを行わ
せる。次いで前記ＴＭ３０３は所定のタイミング１ｏ後
几Ｓに「１」を出力するとともに前記ＳＴ、ＧＴおよび
ＷＲを１０」にしてＦ／Ｆ’３０２（第３図に図示）を
リセットしたのち該几Ｓを１０」にする。なお、前記タ
イミングｔｏ。
各種信号のタイムチャートであり、参照符号Ｃ８Ａ 、
Ｃ８Ｂ 、ＳＴ 、ＧＴ 、ＷＲおよびＲ８はそれぞれ
第３図に示したものに対応する。同図において、ＰＲＣ
ＡＩＯ、ＰＲＣＢＩ １ （ともに第３図に図示）のメ
モリアクセスが衝突しそれぞれのアクセス動作が終了し
たとき、すなわち前記Ｃ８ＡおよびＣ８ＢがｒＯＪにな
ったときＳＴが１１」になってＴＭ３０３（第３図に図
示）が起動される。該ＴＭ３０３はＧＴに「１」を出力
し、所定のタイミング１ｏ後ＷＲに「１」を出力してＭ
ＥＭｒ ２１ （第３図に図示）にデータ書込みを行わ
せる。次いで前記ＴＭ３０３は所定のタイミング１ｏ後
几Ｓに「１」を出力するとともに前記ＳＴ、ＧＴおよび
ＷＲを１０」にしてＦ／Ｆ’３０２（第３図に図示）を
リセットしたのち該几Ｓを１０」にする。なお、前記タ
イミングｔｏ。
ｔｌはそれぞれメモリ装置のアクセス時間に応じて任意
に定めればよい。
に定めればよい。
続いて第３図を参照して本実施例の動作について詳述す
る。
る。
Ｐ）？、ＣＡＩ Ｏ、ＰＲＣＢ １１の７クセスが衝突
しない場合は、ＡＮＤ３１３，３１６はそれぞれＩＮＶ
３３０．３３３出力「１」によってオンになっている。
しない場合は、ＡＮＤ３１３，３１６はそれぞれＩＮＶ
３３０．３３３出力「１」によってオンになっている。
前記ＰＲＣＡＩＯがＣ８Ａを「１」にすると、ＡＮＤ３
１１，３１２および３１７がオンになるとともにそれぞ
れ０Ｒ３４０，３４３を介してＭ Ｅ Ｍｏ ２０ 、
Ｍ Ｅ Ｍ ＋ ２１のＣ８が「１」になり、該ＰＲ
ＣＡ１０は核内ＭＥＭをアクセスする。前記ＰＲＣＡＩ
Ｏが書込み制御信号ＷＡを１１」にすると、前記ＡＮＤ
３１２出力は前記ＭＥＭｏ２０のメモリ書込み制御信号
（以下Ｗ）を１１」にするとともに０ｆｔ３４４を介し
て前記ＭＥＭ、２１のＷを「１」にするので核内ＭＥＭ
に書込み指示が行われ、ＡＤＨ，Ａはそれぞれ前記ＡＮ
Ｄ３１３，０几３４１およびＡＮＤ３１７，０几３４２
を介して該ＭＥＭＯ２０およびＭＥＭＩ ２１のＡＤＲ
として転送される。また前記ＡＮＤ３１１を介した繭記
Ｐ几ＣＡｌ０からのＷＤＡは前記ＭＥＭｏ２０のＷＤと
して転送されるとともに０Ｒ４３４５を介して前記ＭＥ
Ｍｔ２１のＷＤとして転送される。従って前記Ｐ凡ＣＡ
ＩＱからの書込みデータは前記両ＭＥＭの同一アドレス
に同時に書き込まれる。
１１，３１２および３１７がオンになるとともにそれぞ
れ０Ｒ３４０，３４３を介してＭ Ｅ Ｍｏ ２０ 、
Ｍ Ｅ Ｍ ＋ ２１のＣ８が「１」になり、該ＰＲ
ＣＡ１０は核内ＭＥＭをアクセスする。前記ＰＲＣＡＩ
Ｏが書込み制御信号ＷＡを１１」にすると、前記ＡＮＤ
３１２出力は前記ＭＥＭｏ２０のメモリ書込み制御信号
（以下Ｗ）を１１」にするとともに０ｆｔ３４４を介し
て前記ＭＥＭ、２１のＷを「１」にするので核内ＭＥＭ
に書込み指示が行われ、ＡＤＨ，Ａはそれぞれ前記ＡＮ
Ｄ３１３，０几３４１およびＡＮＤ３１７，０几３４２
を介して該ＭＥＭＯ２０およびＭＥＭＩ ２１のＡＤＲ
として転送される。また前記ＡＮＤ３１１を介した繭記
Ｐ几ＣＡｌ０からのＷＤＡは前記ＭＥＭｏ２０のＷＤと
して転送されるとともに０Ｒ４３４５を介して前記ＭＥ
Ｍｔ２１のＷＤとして転送される。従って前記Ｐ凡ＣＡ
ＩＱからの書込みデータは前記両ＭＥＭの同一アドレス
に同時に書き込まれる。
次にアクセスが衝突した場合、例えばＰｆｔＣＢｌｌが
ＭＥＭ＋ ２１を読出しアクセス中にＰＲＣＡｌｏがＭ
ＥＭにデータ書込みを行う場合、該ＰＲＣＢ１１とＭＥ
Ｍ、２１との間では一般に知られているデータ読出し動
作が行われる。すなわち、Ｃ８Ｂを「１」にすることに
よって０Ｒ３４３を介してＣ８を１゛１」にするととも
ＫＡＮＤ３２０゜３２１をオン圧し、読出し制御信号Ｒ
Ｂを「１」にすることによりメモリ読出し制御信号Ｒを
「１」にし、ＡＤＲＤＢ前記ＡＮＤ３２０．０Ｒ３４２
を介してＡＤＲとして転送するので、前記ＭＥＭ１１３
− ２１の所定アドレスの几りは前記ＡＮＤ３２１を介して
ＲＤＢとして読み出される。この読出しアクセス動作中
、前記ＣＡＢは「１」になっているので、ＡＮＤ３１４
はオン、ＡＮＤ ３１６はＩＮｖ３３３出力ｒＯＪによ
りオフになっており、ＡＮＤ３１５には■Ｎｖ３３２出
力「０」が与えられている。一方前記Ｐ几ＣＡｌ０とＭ
Ｅ Ｍ ｏ ２０の間では前述のアクセスが衝突しな
い場合と同様の動作で該ＭＥＭｏ２０の所定のアドレス
にＷＤの書込みが行われるとともにＡＤＲＡがＡＮＤ３
１３を介して几ＥＧ３００のＤ０端子に入力され該ＲＢ
Ｇ３００に記憶されるが、前記ＡＮＤ ３１６従ってＡ
ＮＤ ３１７がオフ状態なので前記ＭＥＭ。
ＭＥＭ＋ ２１を読出しアクセス中にＰＲＣＡｌｏがＭ
ＥＭにデータ書込みを行う場合、該ＰＲＣＢ１１とＭＥ
Ｍ、２１との間では一般に知られているデータ読出し動
作が行われる。すなわち、Ｃ８Ｂを「１」にすることに
よって０Ｒ３４３を介してＣ８を１゛１」にするととも
ＫＡＮＤ３２０゜３２１をオン圧し、読出し制御信号Ｒ
Ｂを「１」にすることによりメモリ読出し制御信号Ｒを
「１」にし、ＡＤＲＤＢ前記ＡＮＤ３２０．０Ｒ３４２
を介してＡＤＲとして転送するので、前記ＭＥＭ１１３
− ２１の所定アドレスの几りは前記ＡＮＤ３２１を介して
ＲＤＢとして読み出される。この読出しアクセス動作中
、前記ＣＡＢは「１」になっているので、ＡＮＤ３１４
はオン、ＡＮＤ ３１６はＩＮｖ３３３出力ｒＯＪによ
りオフになっており、ＡＮＤ３１５には■Ｎｖ３３２出
力「０」が与えられている。一方前記Ｐ几ＣＡｌ０とＭ
Ｅ Ｍ ｏ ２０の間では前述のアクセスが衝突しな
い場合と同様の動作で該ＭＥＭｏ２０の所定のアドレス
にＷＤの書込みが行われるとともにＡＤＲＡがＡＮＤ３
１３を介して几ＥＧ３００のＤ０端子に入力され該ＲＢ
Ｇ３００に記憶されるが、前記ＡＮＤ ３１６従ってＡ
ＮＤ ３１７がオフ状態なので前記ＭＥＭ。
２１へのメモリ書込みアドレス転送は行われない。
なおＣ８Ａが「１」になっているので工Ｎｖ３３１出力
「０」により前記ＡＮＤ３１５がオフにされ、また前記
ＡＮＤ３１４出力「１」によりＦ／Ｆ３０２はセットさ
れ、該Ｆ／Ｆ ３０２出力「１」が該Ａ、ＮＤ３１５に
与えられている。次いで、前記ＰＦＬＣＡＩ Ｏ、Ｐｆ
ＬＣＢ １１の上記アクセス動１４− 作が終了すると前記Ｃ８Ａ 、Ｃ８ＢがｒＯＪになるの
で前記ＡＮＤ３１５がオンになってＴＭ３０３が起動さ
れる。該ＴＭ３０３からのＧＴが１１」になると、それ
ぞれＯ几３４０．前記０ｆｔ３４３を介して前記両ＭＥ
ＭのＣ８が「１」になり、まｉ前記ＡＮＤ３１３ＵＩＮ
Ｖ３３０出力「０」によってオフとなるので前記ＰＲＣ
ＡＩＯからＡＤｆ（、Ａの入力があっても阻止され、前
記Ｒ，ＥＧ３００の記憶内容（アドレス信号）が、前記
ＧＴによりオンになったＡＮＤ３１９を介し更にそれぞ
れ０ａａ４ｉ、前記Ｏｆｔ、３４２を介して、前記両Ｍ
ＥＭへＡＤＲとして転送される。前記’ｒＭ３０３から
のＷｆｔは０Ｒ３４４を介して前記ＭＥＭ、２１にメモ
リ書込制御信号Ｗとして与えられる。従って前記ＭＥＭ
ｏ２０の所定アドレスのｆ（Ｄは、前記ＧＴによりオン
になったＡＮＤ ３１８および０Ｒ３４５を介して前記
ＭＥＭ１２１のＷＤとして転送され所定アドレスに書き
込まれる。この書込み動作が終了すると前記ＴＭ３０３
はＲ８を「１」にして前記Ｆ／Ｆ３０２をリセットさせ
る。
「０」により前記ＡＮＤ３１５がオフにされ、また前記
ＡＮＤ３１４出力「１」によりＦ／Ｆ３０２はセットさ
れ、該Ｆ／Ｆ ３０２出力「１」が該Ａ、ＮＤ３１５に
与えられている。次いで、前記ＰＦＬＣＡＩ Ｏ、Ｐｆ
ＬＣＢ １１の上記アクセス動１４− 作が終了すると前記Ｃ８Ａ 、Ｃ８ＢがｒＯＪになるの
で前記ＡＮＤ３１５がオンになってＴＭ３０３が起動さ
れる。該ＴＭ３０３からのＧＴが１１」になると、それ
ぞれＯ几３４０．前記０ｆｔ３４３を介して前記両ＭＥ
ＭのＣ８が「１」になり、まｉ前記ＡＮＤ３１３ＵＩＮ
Ｖ３３０出力「０」によってオフとなるので前記ＰＲＣ
ＡＩＯからＡＤｆ（、Ａの入力があっても阻止され、前
記Ｒ，ＥＧ３００の記憶内容（アドレス信号）が、前記
ＧＴによりオンになったＡＮＤ３１９を介し更にそれぞ
れ０ａａ４ｉ、前記Ｏｆｔ、３４２を介して、前記両Ｍ
ＥＭへＡＤＲとして転送される。前記’ｒＭ３０３から
のＷｆｔは０Ｒ３４４を介して前記ＭＥＭ、２１にメモ
リ書込制御信号Ｗとして与えられる。従って前記ＭＥＭ
ｏ２０の所定アドレスのｆ（Ｄは、前記ＧＴによりオン
になったＡＮＤ ３１８および０Ｒ３４５を介して前記
ＭＥＭ１２１のＷＤとして転送され所定アドレスに書き
込まれる。この書込み動作が終了すると前記ＴＭ３０３
はＲ８を「１」にして前記Ｆ／Ｆ３０２をリセットさせ
る。
なおＡＮＤ３１０はＰ几ＣＡｌ０がＭＥＭｏ２０を読出
しアクセスする際使用されるゲート回路でありＡＮＤ３
２１と同様なので詳細説明を省く。
しアクセスする際使用されるゲート回路でありＡＮＤ３
２１と同様なので詳細説明を省く。
以上の説明により明らかなように本発明のメモリ装置制
御方式によれば、メモリアクセス切替制御手段を備える
ことにより共通メモリ装置へのアクセスが衝突したとき
でも制御装置側から見て該共通メモリ装置での待合せが
生じないので、実時間処理要求を満たすことができ且つ
両制御装置の合計処理時間が著しく短縮されるという効
果が生じる。
御方式によれば、メモリアクセス切替制御手段を備える
ことにより共通メモリ装置へのアクセスが衝突したとき
でも制御装置側から見て該共通メモリ装置での待合せが
生じないので、実時間処理要求を満たすことができ且つ
両制御装置の合計処理時間が著しく短縮されるという効
果が生じる。
第１図、第２図（ａ） ｌ （ｂ）は本発明のメモリ装
置制御方式の一実施例を示すブロック図、第３図は第１
図、第２図（ａ） 、 （ｂ）におけるメモリアクセス
切替制御装置の主要部の一例を示す回路図および第４図
は第３図におけるタイミング回路に関連する各種信号の
タイムチャートである。 図において％１０１１１・・・・・・制御装置ＰＲＣＡ
。 ＰＲＣＢ、２０．２１・・−・−メモリ装［ＭＥＭｏ。 ＭＢＭ、、３０・・・・・・メモリアクセス切替制御装
置ＭＣＮＴ、３００・・・・・・アドレスレジスタＢＥ
Ｇ。 ３０１・・・・・・制御部ＣＮ’ｌ’、３０２・・・・
・・フリップフロップＦ／Ｆ、３０３・・・・・・タイ
ミング回路ＴＭ。 ３１０、〜３２１・・・・・・アンドゲート、３３ｏ、
〜３３３゛°°・°・インバータ、３４０．〜３４５・
・・・・・オアゲート。 −１７へ
置制御方式の一実施例を示すブロック図、第３図は第１
図、第２図（ａ） 、 （ｂ）におけるメモリアクセス
切替制御装置の主要部の一例を示す回路図および第４図
は第３図におけるタイミング回路に関連する各種信号の
タイムチャートである。 図において％１０１１１・・・・・・制御装置ＰＲＣＡ
。 ＰＲＣＢ、２０．２１・・−・−メモリ装［ＭＥＭｏ。 ＭＢＭ、、３０・・・・・・メモリアクセス切替制御装
置ＭＣＮＴ、３００・・・・・・アドレスレジスタＢＥ
Ｇ。 ３０１・・・・・・制御部ＣＮ’ｌ’、３０２・・・・
・・フリップフロップＦ／Ｆ、３０３・・・・・・タイ
ミング回路ＴＭ。 ３１０、〜３２１・・・・・・アンドゲート、３３ｏ、
〜３３３゛°°・°・インバータ、３４０．〜３４５・
・・・・・オアゲート。 −１７へ
Claims (1)
- （１）２つの制御装置に共通な２つのメモリ装置を介し
て情報の転送を行う情報転送方式に２いＣ１一方の制御
装置から前記２つのメモリ装置に情報書込みアクセスを
行う際に、他方の制御装置がいずれのメモリ装置をもア
クセスしていないときは前記２つのメモリ装置の同一ア
ドレスに同一情報を書き込み、また他方の制御装置が一
方のメモリ装置をアクセスしているときは他方のメモリ
装置へ前記情報を書き込むとともＫその書込みアドレス
を一時記憶し且つ前記両制御装置の前記アクセスがとも
に終了したとき前記他方のメモリ装置の前記アドレスの
情報を前記一方のメモリ装置の前記アドレスに書き込む
ようになすメモリアクセス切替制御手段を備えることを
特徴とするメモリ装置制御方式。 （２、特許請求の範囲第（１）項記載のメモリ装置制御
方式において、メモリアクセス切替制御手段は書込みア
ドレスを一時記憶するレジスタと、メモリアクセス状態
の監視およびメモリ装置間の情報転送制御を行う制御部
を含むことを特徴とするメモリ装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223470A JPS59112351A (ja) | 1982-12-20 | 1982-12-20 | メモリ装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223470A JPS59112351A (ja) | 1982-12-20 | 1982-12-20 | メモリ装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112351A true JPS59112351A (ja) | 1984-06-28 |
| JPH0370816B2 JPH0370816B2 (ja) | 1991-11-11 |
Family
ID=16798638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223470A Granted JPS59112351A (ja) | 1982-12-20 | 1982-12-20 | メモリ装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573470A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | デユアル・ポート記憶装置 |
| JPH06214871A (ja) * | 1992-12-04 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | デュアルポート電子データ記憶システム及び電子データ記憶システム、並びに同時アクセス方法 |
-
1982
- 1982-12-20 JP JP57223470A patent/JPS59112351A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573470A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | デユアル・ポート記憶装置 |
| JPH06214871A (ja) * | 1992-12-04 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | デュアルポート電子データ記憶システム及び電子データ記憶システム、並びに同時アクセス方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370816B2 (ja) | 1991-11-11 |
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