JPH0375835A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は制御記憶を右するデータ処理装置に関し、特に
命令再試行機能を有し、かつマシンザイクルタイムの極
めて短い制御記憶の誤り訂正を効率よ〈実施するように
したデータ処理装置に関する。

〔従来の技術〕

一般に制御記憶は、ハッンン（ＨＴＪＳＳＯＮ）マイク
ロプログラミング（ＭＩＣＲＯＰＲＯＧＲΔＭＭＩＮＧ
）、プレンティス・ホール（ＰＲＥＮＴＩＣＥ　ＨＡＬ
Ｌ）発行、１９７０などの文献に著されたようにデータ
処理装置に採用されてきた。この種のデータ処理装置の
故障率のうち制御記憶の占める部分が大きく、この改善
策として誤り訂正符号技術が採用されてきた（例えば特
公昭６２−０２７４１７公報）。

〔発明が解決しようとする課題〕

従来のデータ処理装置に応用されている誤り口止技術に
よれば、制御記憶の信頼性は犬１−１１に改善できるが
、この技術の実現にあたって制御記憶出力の誤り検出を
契機にして制御記憶出力の使用を抑止し、この抑止に並
行して誤り訂正を実施し、誤り訂正完了時に前述の抑止
を解除するという手続を採用してきた。上記の手続にお
いて、制御記憶出力の誤り検出から使用抑止に至る諦理
信覆の遅延時間は相別的に大きく、データ処理装置のマ
シンサイクルを決定するクリティカルパスの一つとなっ
ており、マシンザイクル短縮を妨げるという欠点がある
。

また、」二記の抑止を１マシンザイクルで実現できない
場合は、制御記憶出力の影斐を受ける範囲の全動作の履
歴を残しておき、誤り発生時に履肥情報から誤り発生直
前の状態を再生した後に、誤り訂正後の制御記憶出力を
用いて動作を再試行することになり、必要なリレギ情報
を保持する金物量、および再試行制御の複雑さから誤り
訂″ｉＥ機能の実現は不可能であった。

〔課題を解決するための手段〕

本発明のデータ処理装置は、エラー訂正符号を付加した
マイクロ命令語を保持する制御メモリと、該制御メモリ
の読出アドレスを順次更新しつつ供給するアドレス供給
手段と、該制御メモリから読み出されたマイクロ命令語
を検査し、エラー判定結果とエラーｎ正データとを出力
するエラー訂正回路と、該エラー判定結果を前記制御メ
モリのアドレスに対応して記憶するエラー履歴メモリ手
段とを有し、初期テスト（ＩＴ’Ｒ）にて前記アドレス
供給手段より供給されるアドレスを更新しながら前記制
御メモリからマイクロ命令語を読み出し、前記エラー訂
正回路に転送し、該エラー訂正回路のエラー判定結果を
前記アドレスに対応して前記エラー履歴メモリ手段に登
録し、初期テスト（ＩＴＲ）終了後は該履歴メモリ手段
の内容に従って前記制御メモリの出力を１正して使用し
て構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。

第１図において制御メモリーはマイクロ命令語を記憶し
、その読出アドレスは通常マイクロアドレスレジスタ２
から切替器４を経由して送られる。

切替器４はデコーダ６の分岐指示に従い、マイクロアド
レスレジスタ２の代りに制御レジスタ５の分岐アドレス
フィールドを選択する。制御メモリ■の出力は、切替器
１１を介して制御レジスタ５へ送付される。制御レジス
タ５の出力は、テコタロにて解読され、前述の切替器４
および演算回路７を制御する制御信号を発生する。

また制御レジスタ５の出力はエラー訂正回路２１におい
てチエツクされる。チエツク結果は誤り検出信号として
診断制御部２３へ報告される。

また、エラー訂正回路２１は誤り訂正後の出力データを
切替器１１へ供給する。エラー履歴メモリ２２は、制御
メモリの訂正可能エラー発生履歴を、制御メモリ］のア
ドレス対応に記憶するノモすでそのアドレスは通常は切
替器４および切替器２６を介して送られる。

エラー履歴メモリ２２の碧き込みは、切替器４の出力を
入力とする第２アドレスレジスタ２５の出力を切替器２
６を介してアドレスとして供給し、前述のエラー訂正回
路２１から送付された誤り検出信号を診断制御部２３経
由で入力として書き込む。また、診断制御部２３は前述
のエラー履歴メモリ２２の書込制御に加えて、初期診断
（ＩｓｏｌａｔｅＴｅｓｔ）の制御を行う。

以上の構成において、木実絶倒は従来の制御記憶と異な
りエラー訂正回路２１の出力がテコ−タロの出力を抑止
していない。この構成では誤りを含むマイクロ命令語が
制御レジスタ５に入力した場合、エラー訂正回路２１に
よる検査結果によりデコーダ６からの制御信号が抑止さ
れることなく誤ったまま使用されることになる。この対
策として、診断制御部２３は誤り訂正回路２１からの誤
り検出報告信号を受信して、プロセッザ内の演算回路７
の動作を停止させる。このとき切替器４から供給された
制御メモリ１の読出アト゛レスを保秘する第２アドレス
レジスタ２５には制御レジスタ５に保持する誤りを含む
制御メモリ１の誤りを含むマイクロ命令語のアドレスが
残っている。診［所制御部２３は切替器２６を第２アド
レスレジスタ５側の選択に切替えて保持するアドレスに
対応するエラー履歴メモリ２２のエントリにエラー履Ｉ
Ｆオンとして“′１″を書き込むことができる。

ＩＴＲ起動回路２７から、ＩＴＲ起動指示が通知された
場合、診断制御回路２３はデコーダ６ヘデコート゛抑止
指示を与えるとともに、マイク「コアＩ・レスレジスタ
２にアドレス更新指示を与える。

制御メモリ１から読出されたマイクロ命令は前述の手続
によりエラー検査され結果はヱラー履脹メモリ回路２２
に書き込まれる。この検査を制御メモリ１の全フードに
対して実施し、工ＴＲ（初期テスト）が終了する。

ＩＴＲ終了後エラーを含むマイクロ命令語アドレスがア
ドレスレジスタ２にセットされると、切替器４を介して
制御メモリ１からエラーヲ含ムマイクロ命令語を読み出
すとともに、切替器２６を介して、エラー履歴メモリ２
２をアクセスする。

アクセスの結果、エラー履歴メモリ２２からは以前に書
き込んたエラー履歴オン情報が診断制御部２３へ出力さ
れる。診断制御部２３は、エラー履歴オン情報を受けて
、デコーダ６に対して制御レジスタ５内のエラーを含む
マイクロ命令語の解読抑止指示を送る。これと並行して
診断制御部２３は、エラー訂正回路２１から出力された
制御レジスタ５内のマイクロ命令語の誤りを訂正した出
力を選択するように切替器１１を制御し、その出力を制
御レジスタ５にセットすることによって誤りを訂正する
。これに続いて、前述のデコーダ６への解読抑止指示を
解除し、訂正語のマイクロ命令語を用いて制御動作を継
続する。

〔発明の効果〕

以」二説明したように本発明は、エラー履歴メモリを設
は診断制御部へエラーを含むマイクロ命令語の存在をそ
の実行に先立って通知し、デコーダに解読抑止指示を行
うという制御を行うことによって、制御レジスタの出力
のエラー検査を行い、その結果によってデコーダに解読
抑止を指示するという信号遅延時間の大きい経路を使用
せずに、エラー検出時のデコードを抑止できるという効
果がある。換言すると、本発明はマシンサイクルの短縮
に寄与するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の４・１１１￥或を示すフロ
ック図。 ■　・・制御メモリ、２・・・・マイクロアドレスレジ
スタ、３・・・・加算器、４・・・切替器、５・　　制
御レジスタ、６　・・・・デコーダ、７・・　演算回路
、２１・・・・・・エラー訂正回路、２２・　・エラー
履歴メモリ、２３・・・・診断制御部、２５・・・第２
アドレスレジスタ、２６・・・・・切Ｍ器。

Claims (1)

【特許請求の範囲】
1. エラー訂正符号を付加したマイクロ命令語を保持する制
   御メモリと、該制御メモリの読出アドレスを順次更新し
   つつ供給するアドレス供給手段と、該制御メモリから読
   み出されたマイクロ命令語を検査し、エラー判定結果と
   エラー訂正データとを出力するエラー訂正回路と、該エ
   ラー判定結果を前記制御メモリのアドレスに対応して記
   憶するエラー履歴メモリ手段とを有し、初期テスト（Ｉ
   ＴＲ）にて前記アドレス供給手段より供給されるアドレ
   スを更新しながら前記制御メモリからマイクロ命令語を
   読み出し、前記エラー訂正回路に転送し、該エラー訂正
   回路のエラー判定結果を前記アドレスに対応して前記エ
   ラー履歴メモリ手段に登録し、初期テスト（ＩＴＲ）終
   了後は該履歴メモリ手段の内容に従って前記制御メモリ
   の出力を訂正して使用して成ることを特徴とするデータ
   処理装置。