JPH0375905B2 - - Google Patents
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- Publication number
- JPH0375905B2 JPH0375905B2 JP56118751A JP11875181A JPH0375905B2 JP H0375905 B2 JPH0375905 B2 JP H0375905B2 JP 56118751 A JP56118751 A JP 56118751A JP 11875181 A JP11875181 A JP 11875181A JP H0375905 B2 JPH0375905 B2 JP H0375905B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- image memory
- image
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Image Input (AREA)
Description
この発明はパターン認識装置等に使用される画
像メモリ装置に関する。 従来、画像メモリ装置のアドレス発生は、第１
図に示すようにプログラムによりメモリアドレス
を直接指示する方法、あるいは第２図に示すよう
に直接指示した値から＋１づつアツプカウントす
る方法等が実施されている。 ところで、従来の、画像メモリ装置において
は、次に示すような問題点及び要求があつた。す
なわち、 (1) 画像データは第３図に示す二次元のデータ配
列であるが、画像メモリは第４図に示す一次元
の配列、構造である。このため従来二次元デー
タの読出し、書込みはプログラムで計算し、そ
の結果を指定していたので、高速化は困難であ
つた。 (2) メモリアドレスデータは、アドレス指定後読
出し、書込み可能となるのにある時間（前回使
用のアドレスデータを、今回使用のアドレスデ
ータを作成してこのデータに置き代えるまで）
を必要とするため、アドレス指定後むだな時間
を生じる。 (3) 画像メモリのデータは何回かの読出し、書込
みを繰返して処理するため、アドレス発生は簡
単でかつ高速性を必要とする。 (4) 大量の画像データを記憶する画像メモリ装置
には容易にメモリ容量の拡張が可能であること
が必要である。 (5) ある番地のデータの読出しをその同一番地に
書込みをすると、新しい番地信号を発生し、ま
たその逆も可能なことが望ましい。 この発明は上記実情に鑑みてなされたもので、
その目的は、大量の画像データ群を簡単かつ高速
で、一次元配列データをあたかも二次元配列デー
タとして読出し及び書込みのできる画像メモリ装
置を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第５図において、１はメモリアドレス演
算器、２はアドレス修飾レジスタ、３は画像メモ
リである。アドレス演算器１及びアドレス修飾レ
ジスタ２には計算機、その他の制御装置２１から
各々の信号が入力される。すなわち、演算器１の
CM端子には制御バス４を介して制御信号が入力
され演算指定が行われる。Ａ端子にはアドレスバ
ス５を介して画像メモリ３のアドレス信号が入力
され、さらにＢ端子にはアドレス修飾レジスタ２
から出力されたアドレス修飾信号が入力される。
アドレス修飾レジスタ２は、データバス６からの
データ及び、制御バス４からの制御信号を受け
て、上記アドレス修飾データをアドレス演算器１
に送る。 メモリアドレス演算器１は入力した信号により
種々のアドレス計算を行い、Ｑ端子からメモリア
ドレスバス７を介して画像メモリ３にアドレス信
号を送る。また、読出し信号及び書込み信号は前
記制御装置２１から画像メモリ３へ送られる。画
像データは、画像データバス８を介して上記のよ
うにして作られたアドレス信号に従つて伝送され
る。 ９はデコーダで、このデコーダ９には、上記書
込み信号、読出し信号と共に前記制御信号４が入
力されており、画像データの伝送が終了し、この
終了の信号により、読出し、書込み後計算指令に
よる指定がある場合、メモリアドレスデータラツ
チ信号をアドレス演算器１に出力する。そして、
このアドレス演算器１は再びメモリアドレスの計
算をし、次のデータ伝送の準備がされる。 第６図は上記メモリアドレス演算器１の具体的
な構成を示すもので、レジスタ１０、演算器１１
及びレジスタ１２により構成される。次表はこの
メモリアドレス演算器１の演算機能の一例を示す
ものである。
像メモリ装置に関する。 従来、画像メモリ装置のアドレス発生は、第１
図に示すようにプログラムによりメモリアドレス
を直接指示する方法、あるいは第２図に示すよう
に直接指示した値から＋１づつアツプカウントす
る方法等が実施されている。 ところで、従来の、画像メモリ装置において
は、次に示すような問題点及び要求があつた。す
なわち、 (1) 画像データは第３図に示す二次元のデータ配
列であるが、画像メモリは第４図に示す一次元
の配列、構造である。このため従来二次元デー
タの読出し、書込みはプログラムで計算し、そ
の結果を指定していたので、高速化は困難であ
つた。 (2) メモリアドレスデータは、アドレス指定後読
出し、書込み可能となるのにある時間（前回使
用のアドレスデータを、今回使用のアドレスデ
ータを作成してこのデータに置き代えるまで）
を必要とするため、アドレス指定後むだな時間
を生じる。 (3) 画像メモリのデータは何回かの読出し、書込
みを繰返して処理するため、アドレス発生は簡
単でかつ高速性を必要とする。 (4) 大量の画像データを記憶する画像メモリ装置
には容易にメモリ容量の拡張が可能であること
が必要である。 (5) ある番地のデータの読出しをその同一番地に
書込みをすると、新しい番地信号を発生し、ま
たその逆も可能なことが望ましい。 この発明は上記実情に鑑みてなされたもので、
その目的は、大量の画像データ群を簡単かつ高速
で、一次元配列データをあたかも二次元配列デー
タとして読出し及び書込みのできる画像メモリ装
置を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第５図において、１はメモリアドレス演
算器、２はアドレス修飾レジスタ、３は画像メモ
リである。アドレス演算器１及びアドレス修飾レ
ジスタ２には計算機、その他の制御装置２１から
各々の信号が入力される。すなわち、演算器１の
CM端子には制御バス４を介して制御信号が入力
され演算指定が行われる。Ａ端子にはアドレスバ
ス５を介して画像メモリ３のアドレス信号が入力
され、さらにＢ端子にはアドレス修飾レジスタ２
から出力されたアドレス修飾信号が入力される。
アドレス修飾レジスタ２は、データバス６からの
データ及び、制御バス４からの制御信号を受け
て、上記アドレス修飾データをアドレス演算器１
に送る。 メモリアドレス演算器１は入力した信号により
種々のアドレス計算を行い、Ｑ端子からメモリア
ドレスバス７を介して画像メモリ３にアドレス信
号を送る。また、読出し信号及び書込み信号は前
記制御装置２１から画像メモリ３へ送られる。画
像データは、画像データバス８を介して上記のよ
うにして作られたアドレス信号に従つて伝送され
る。 ９はデコーダで、このデコーダ９には、上記書
込み信号、読出し信号と共に前記制御信号４が入
力されており、画像データの伝送が終了し、この
終了の信号により、読出し、書込み後計算指令に
よる指定がある場合、メモリアドレスデータラツ
チ信号をアドレス演算器１に出力する。そして、
このアドレス演算器１は再びメモリアドレスの計
算をし、次のデータ伝送の準備がされる。 第６図は上記メモリアドレス演算器１の具体的
な構成を示すもので、レジスタ１０、演算器１１
及びレジスタ１２により構成される。次表はこの
メモリアドレス演算器１の演算機能の一例を示す
ものである。
【表】
次に、第７図を参照して画像処理の投影法の一
例についてこの発明の動作を説明する。第８図に
示す二次元のデータの画像データ群（Ｍ＋１）
（Ｎ＋１）を投影法により、一次元データへ変換
しデータの圧縮を行う場合、Ｘ軸投影像Px（）
は Px（）＝N 〓J=0 Ｐ｛Ｉ＋（Ｍ＋１）Ｊ｝ となり、画像メモリのアドレスｘはＸ＝Ｉ＋（Ｍ
＋１）Ｊなる計算により発生する必要がある。同
様にＹ軸投影像PY（Ｊ）は、 PY（Ｊ）＝M 〓I=0 Ｐ｛Ｉ＋（Ｍ＋１）Ｊ｝ となる。 ただし Ｉ；Ｘ軸投影像Ｉ番目 Ｊ；Ｙ軸投影像Ｊ番目 Ｍ＋１；Ｘ軸方向の画像メモリ数 Ｎ＋１；Ｙ軸方向の画像メモリ数 これより、Ｙ軸投影像は、画像メモリのアドレ
スを順次＋１加えながら０〜Ｍの画像データの総
和を求めることであることがわかる。 また、Ｘ軸投影像は、画像メモリのアドレスを
順次＋１加えながら０〜Ｍの画像データの総和を
求めることであることがわかる。 また、Ｘ軸投影像はＭ＋１の値を加えながら０
〜Ｎの画像データの総和を求めることであり、Ｎ
個目の加算のさいメモリアドレス演算器１におけ
る加算器の上位の析より析上げを生じるため、こ
れを最下位の析へ加えることで、第８図のメモリ
アドレス修飾が可能である。 すなわち、この発明においては、メモリアドレ
スの発生を従来、絶対番地で指定する方法により
行つていたのに対し、ハードウエア構成にして例
えば第７図の如き二次配列の相対番地で指定する
方法としたので、動作効率がよく高速化が可能で
ある。 一般に、画像メモリは大容量であり、総ての画
像データを処理の対象とはせず第９図のＰで示す
部分のみを処理し、さらにこの位置より少しずら
したＱで示す部分を処理するという様に順次処理
の対象を移動する方法（相対番地で指定）が主で
ある。従つて、パターン認識、画像処理をする場
合、相対番地指定を、ハードウエアによりプログ
ラムとは別系統で処理するため、プログラムが簡
単になる。 また、画像メモリからデータを伝送後、次のメ
モリアドレスを予めハードウエアで計算しレジス
タ１２へ設定するのでほぼメモリ素子の動作速度
で読込み、書込みが可能となる。（実施例ではア
クセスタイム55nsecのメモリ素子を用いて
80nsec、8Kバイト）。また、相対番地方式なので
メモリアドレスバスの大きさに関係なくメモリ容
量の拡張が可能となる。 また、ハードウエアでメモリ番地を発生するた
め、プログラムのステツプ数が減少し処理の速度
が向上する。 さらに、画像メモリの読出し、書込み時にメモ
リアドレスを計算することをプログラムで指定す
ることが可能であるから、フレキシブルなアドレ
ス修飾が可能である。 また本発明は、画像メモリアドレスを制御装置
（CPUに対応）と異なる専用のハードウエアで計
算し設定し、CPUの制御ソフトとは独自にハー
ドウエア的に行つて、画像メモリデータの高速読
出し、書込みを可能とする。また上記メモリアド
レス演算器及びアドレス修飾手段があるため、画
像メモリの部分処理（１画面のある部分のみ指
定）とか、第２図の如き＋１の一義的指定とは異
なる＋ｎ（ｎは１以上）の指定とか、第８図の如
き縦方向の連続指定（横方向、斜め方向指定等任
意選択可）等を可能としたものである。また上記
制御装置のプログラムも、アドレス演算制御の節
目だけ操作してやればよいから、プログラムも非
常に簡単化される。 第１０図は一次元メモリを二次元の値（Ｘ、
Ｙ）で指定可能としたもので、２1は縦（Ｙ）方
向のアドレス修飾レジスタ、２2は横（Ｘ）方向
のアドレス修飾レジスタを示す。 尚、この発明は、テレビジヨン信号等の映像信
号は約100nsec／画素の高速信号のため高速メモ
リを必要とするがその一時記憶（高速画像メモリ
バツフア）として適用可能である。また、画像デ
ータ処理装置の画像メモリとして用いることがで
きる。
例についてこの発明の動作を説明する。第８図に
示す二次元のデータの画像データ群（Ｍ＋１）
（Ｎ＋１）を投影法により、一次元データへ変換
しデータの圧縮を行う場合、Ｘ軸投影像Px（）
は Px（）＝N 〓J=0 Ｐ｛Ｉ＋（Ｍ＋１）Ｊ｝ となり、画像メモリのアドレスｘはＸ＝Ｉ＋（Ｍ
＋１）Ｊなる計算により発生する必要がある。同
様にＹ軸投影像PY（Ｊ）は、 PY（Ｊ）＝M 〓I=0 Ｐ｛Ｉ＋（Ｍ＋１）Ｊ｝ となる。 ただし Ｉ；Ｘ軸投影像Ｉ番目 Ｊ；Ｙ軸投影像Ｊ番目 Ｍ＋１；Ｘ軸方向の画像メモリ数 Ｎ＋１；Ｙ軸方向の画像メモリ数 これより、Ｙ軸投影像は、画像メモリのアドレ
スを順次＋１加えながら０〜Ｍの画像データの総
和を求めることであることがわかる。 また、Ｘ軸投影像は、画像メモリのアドレスを
順次＋１加えながら０〜Ｍの画像データの総和を
求めることであることがわかる。 また、Ｘ軸投影像はＭ＋１の値を加えながら０
〜Ｎの画像データの総和を求めることであり、Ｎ
個目の加算のさいメモリアドレス演算器１におけ
る加算器の上位の析より析上げを生じるため、こ
れを最下位の析へ加えることで、第８図のメモリ
アドレス修飾が可能である。 すなわち、この発明においては、メモリアドレ
スの発生を従来、絶対番地で指定する方法により
行つていたのに対し、ハードウエア構成にして例
えば第７図の如き二次配列の相対番地で指定する
方法としたので、動作効率がよく高速化が可能で
ある。 一般に、画像メモリは大容量であり、総ての画
像データを処理の対象とはせず第９図のＰで示す
部分のみを処理し、さらにこの位置より少しずら
したＱで示す部分を処理するという様に順次処理
の対象を移動する方法（相対番地で指定）が主で
ある。従つて、パターン認識、画像処理をする場
合、相対番地指定を、ハードウエアによりプログ
ラムとは別系統で処理するため、プログラムが簡
単になる。 また、画像メモリからデータを伝送後、次のメ
モリアドレスを予めハードウエアで計算しレジス
タ１２へ設定するのでほぼメモリ素子の動作速度
で読込み、書込みが可能となる。（実施例ではア
クセスタイム55nsecのメモリ素子を用いて
80nsec、8Kバイト）。また、相対番地方式なので
メモリアドレスバスの大きさに関係なくメモリ容
量の拡張が可能となる。 また、ハードウエアでメモリ番地を発生するた
め、プログラムのステツプ数が減少し処理の速度
が向上する。 さらに、画像メモリの読出し、書込み時にメモ
リアドレスを計算することをプログラムで指定す
ることが可能であるから、フレキシブルなアドレ
ス修飾が可能である。 また本発明は、画像メモリアドレスを制御装置
（CPUに対応）と異なる専用のハードウエアで計
算し設定し、CPUの制御ソフトとは独自にハー
ドウエア的に行つて、画像メモリデータの高速読
出し、書込みを可能とする。また上記メモリアド
レス演算器及びアドレス修飾手段があるため、画
像メモリの部分処理（１画面のある部分のみ指
定）とか、第２図の如き＋１の一義的指定とは異
なる＋ｎ（ｎは１以上）の指定とか、第８図の如
き縦方向の連続指定（横方向、斜め方向指定等任
意選択可）等を可能としたものである。また上記
制御装置のプログラムも、アドレス演算制御の節
目だけ操作してやればよいから、プログラムも非
常に簡単化される。 第１０図は一次元メモリを二次元の値（Ｘ、
Ｙ）で指定可能としたもので、２1は縦（Ｙ）方
向のアドレス修飾レジスタ、２2は横（Ｘ）方向
のアドレス修飾レジスタを示す。 尚、この発明は、テレビジヨン信号等の映像信
号は約100nsec／画素の高速信号のため高速メモ
リを必要とするがその一時記憶（高速画像メモリ
バツフア）として適用可能である。また、画像デ
ータ処理装置の画像メモリとして用いることがで
きる。
第１図、第２図はそれぞれ従来のメモリアドレ
ス発生方法を示すブロツク図、第３図はメモリ素
子の配列を二次元画像データの配列に並べかえた
図、第４図はメモリ素子の配列を示す図、第５図
はこの発明の一実施例を示すブロツク図、第６図
は第５図のメモリアドレス演算器の一部を拡大し
て示すブロツク図、第７図は上記実施例の動作を
示す図、第８図は上記実施例のメモリアドレス指
定の順路の一例を示す図、第９図は画像メモリの
部分像を切出し、その切出し位置の移動を示す
図、第１０図はこの発明の他の実施例を示すブロ
ツク図である。 １……メモリアドレス演算器、２……アドレス
修飾レジスタ、３……画像メモリ、９……デコー
ダ、１２……レジスタ、２１……制御装置。
ス発生方法を示すブロツク図、第３図はメモリ素
子の配列を二次元画像データの配列に並べかえた
図、第４図はメモリ素子の配列を示す図、第５図
はこの発明の一実施例を示すブロツク図、第６図
は第５図のメモリアドレス演算器の一部を拡大し
て示すブロツク図、第７図は上記実施例の動作を
示す図、第８図は上記実施例のメモリアドレス指
定の順路の一例を示す図、第９図は画像メモリの
部分像を切出し、その切出し位置の移動を示す
図、第１０図はこの発明の他の実施例を示すブロ
ツク図である。 １……メモリアドレス演算器、２……アドレス
修飾レジスタ、３……画像メモリ、９……デコー
ダ、１２……レジスタ、２１……制御装置。
Claims (1)
- 【特許請求の範囲】 １ 二次元配列の画像データの読出し、書込みが
可能な画像メモリ３と、 プログラムの実行および前記画像メモリ３の読
出しと書込みの制御を行うとともに、プログラム
を実行するものとは別個のハードウエアに前記画
像メモリ３用のアドレス演算を並行して行わせる
制御装置２１とをそなえ、 前記ハードウエアは、 複数種類の演算を選択的に行う演算器１１と、
前記演算器１１と前記画像メモリ３との間に設け
られ、メモリアドレスを前記画像メモリ３に供給
するとともに前記演算器１１の演算用入力として
フイードバツクするレジスタ１２とを有し、前記
プログラムの指定により、アドレスバス５からの
アドレス信号、アドレス修飾信号、前記制御装置
２１からの演算指定信号をもとに、前記画像メモ
リ３の二次元の相対アドレス指定のための演算を
行うメモリアドレス演算器１と、 前記制御装置２１からのデータおよび制御信号
を受けて、前記メモリアドレス演算器１に前記ア
ドレス修飾信号を供給するアドレス修飾手段２
と、 前記制御装置２１からの制御信号に従い、前記
制御装置２１による画像データの処理および前記
画像メモリ３のアクセスと並行して前記演算器１
１にアドレス演算を実行させるために、前記画像
メモリ３のアクセス終了後に前記演算器１１から
のメモリアドレスを前記レジスタ１２に転送さ
せ、次回の画像メモリアクセスおよびアドレス演
算のためのアドレスを発生させるように前記レジ
スタ１２を制御するデコーダ９と を具備したことを特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875181A JPS5819955A (ja) | 1981-07-29 | 1981-07-29 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875181A JPS5819955A (ja) | 1981-07-29 | 1981-07-29 | 画像メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819955A JPS5819955A (ja) | 1983-02-05 |
| JPH0375905B2 true JPH0375905B2 (ja) | 1991-12-03 |
Family
ID=14744148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11875181A Granted JPS5819955A (ja) | 1981-07-29 | 1981-07-29 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819955A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144977A (ja) * | 1983-02-07 | 1984-08-20 | Mitsubishi Electric Corp | アレイ演算用デ−タ処理装置 |
| JP2729795B2 (ja) * | 1987-11-19 | 1998-03-18 | 株式会社日立製作所 | 並列計算機及びその制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130842A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Method address generator |
| JPS55138156A (en) * | 1979-04-16 | 1980-10-28 | Hitachi Ltd | Information processor |
-
1981
- 1981-07-29 JP JP11875181A patent/JPS5819955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819955A (ja) | 1983-02-05 |
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