JPH0378055A - ダブルバッファのメモリ障害検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ２つのバッファの一方への書き込み動作中に他方の読み
出し動作が交互に行われ、記憶されるデータにパリティ
ビットが付与されないダブルバッファメモリのメモリ障
害検出方式に関し、パリティビットを使用することなく
ダブルバッファのメモリ障害を検出することができるダ
ブルバッファのメモリ障害検出方式を提供することを目
的とし、 ダブルバッファのテスト動作時にオール″ｌ”とオール
“０″のデータを順次発生するテストデータ発生手段と
、入力されるテストデータをダブルバッファの一方に対
し書き込みデータとして出力し、他方に対して反転した
データを書き込みデータとして出力するテスト信号手段
と、テスト時にダブルバッファを同時に書き込み駆動し
た後に同時に読み出し駆動する制御部と、同時に読み出
されたダブルバッファの２つのデータを照合して障害を
検出すると障害位置を含む通知情報を発生する障害検出
手段を備えるよう構成する。

［産業上の利用分野］ 本発明は２つのバッファの一方への書き込み動作中に他
方の読み出し動作が交互に行われ、記憶されるデータに
パリティビットが付与されないダブルバッファ、メモリ
のメモリ障害検出方式に関する。

入力するデータの相互の時間位置を入れ替えたり、速度
を変換するためにメモリを使用することは従来から行わ
れている。その場合、データを連続的に格納して読み出
す動作を行うために、メモリを２個使用する構成（二重
構成）によりダブルバッファを構成し、ある周期で一方
に書き込みを行っている間他方で読み出しを行い、次の
周期で逆の動作に切替えられる技術が知られている。

このような、技術は情報処理装置、データ伝送装置、交
換機等で利用されている。具体的には例えば、ディジタ
ル交換機の時間スイッチにおいて利用されており、ダブ
ルバッファで構成されたスピーチメモリにフレーム単位
で交互に記憶されたデータを指定された時間位置で読み
出す動作が行われる。

このようなダブルバッファのメモリの障害によりデータ
に誤りが生じないようデータおよびハードウェアに冗長
性を持たせることにより誤り検出を行っているがコスト
が高くなる等の欠点があり偉績性を上げるための簡単な
方式が望まれている。

［従来の技術］ 第６図は従来例の構成図、第７図は従来例の動作タイミ
ングとデータ構成説明図である。

第６図において、６０．６１はダブルバッファを構成す
るメモリＭＭＯ，ＭＭＩ、６２はシリアル・パラレル変
換部、６３はメモリコントロール部、６４はパラレル・
シリアル変換部を表す。

動作を説明すると、シリアル・パラレル変換部６２には
シリアルにデータが入力されパラレルデータ（所定単位
９例えばバイト単位）に変換されて、メモリコントロー
ル部６３による書き込みタイミング信号により制御され
てダブルバッファのメモリＭＭＯ，ＭＭＩの一方に書き
込みが行われる。書き込みのアドレス、および書き込み
制御信号はメモリコントロール部６３から対応するメモ
リに出力される。

第７図Ａ、は定常動作時のメモリコントロールタイミン
グである０図のように、一方のメモリ（例えばＭＭＯ）
に対しメモリコントロール部６３の制御により入力デー
タの書き込みを行９ている間、他方のメモリ（ＭＭ　１
　）に対してメモリコントロール部６３から読み出し制
ｍ＜読み出し信号および読み出しアドレスを出力）が行
われ、パラレル・シリアル変換部６４に対し読み出しタ
イミング信号が供給されることにより読み出されたパラ
レルデータをシリアルデータに変換して出力される。

メモリコントロール部６３は図示しない中央制御装置か
らのコントロールデータによりダブルバッファの書き込
み・読み出し制御を行い、２つのメモリＭＭＯ，ＭＭＩ
の切替えは所定量のデータが入力される毎に切替えられ
、交換機の時間スイッチ（パスメモリ）きして使用する
場合、フレーム単位で行われる。このようにメモリＭＭ
Ｏ。

ＭＭＩへの交互の書き込みと読み出しが第７図Ａ。

に示すようなタイミングで連続して実行される。

この従来の方式では、メモリの障害によるデータの誤り
を検出するために各データにパリティビットを付与して
、読み出した時にパリティチエツクを行う方法が採用さ
れており、第７図Ｂ、にデータ構成の例が示されている
０図の例では、１つのデータが８ビツトの情報ビットと
１ビツトのパリティビット（この場合、偶数パリティ）
とで構成されている。

［発明が解決しようとする課題］ 上記した従来例の方法では、ダブルバッファのメモリ障
害によるデータ誤りを検出するために原データにパリテ
ィビットを付加してそのチエツクにより行っているが、
パリティビットを付加することによりメモリ容量が増大
すると共にパリティビットのメモリ占有量が増大すると
いう問題がある。また、書き込む前にパリティを付加す
る回路および読み出した時にパリティをチエツクする回
路が必要であり（書き込み、読み出しデータに対し複数
必要）、シ路が大きくなるという問題があった。

さらに、パリティビットを使用しても、故障検出は、ワ
ード（複数バイト）単位の誤り検出が行われているため
、１ワード中の何れの１ビツトの障害かを検出すること
ができなかった。また、パリティビットの場合、２つの
ビットに障害があると、第７図Ｂ、の下段に示すように
チエツクにより検出することができないという問題があ
った。

本発明はパリティビットを使用することなくダブルバッ
ファのメモリ障害を検出することができるダブルバッフ
ァのメモリ障害検出方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において、１はテストデータ発生手段、２はテス
ト信号手段、３．４はダブルバッファを構成するメモリ
０．メモリ１．５はメモリ制御部、６は障害検出手段を
表す。

本発明はダブルバッファの２つのメモリに同時にテスト
データを書き込んで、続いて２つのメモリから読み出し
を行い、書き込まれるデータとしては一方にオール“１
”を書き込み他方にオール“０”を書き込む動作を交互
に行い、読み出し時には両者のデータを照合し一方が“
ビで他方が“０”の場合正常とし、両者が一致した時障
害発生としてその発生位置情報を通知するものである。

［作用］ テストデータ発生手段１はダブルバッファのメモリＯと
メモリｌに対して書き込むべきデータ信号を発生する。

データ信号としては、所定の長さのオール“１”とオー
ル“０″のデータが交互に出力される信号であり、その
長さはテストの対象となるメモリの領域または容量に応
じて定まる。

メモリ制御部５は、テスト（試験）を行う場合メモリ０
とメモリ１を両者同時に書き込む動作と、両者同時に読
み出す動作とを交互に行うよう制御する。

テスト信号手段２はテストデータ発生手段１から出力さ
れた、テストデータを受は取ってメモリｍｍ部５の制御
により一方のメモリ０に対して入力されたデータをその
まま書き込みデータとして出力し、他方のメモリ１に対
しては、入力されたデータを反転しく論理的）、その出
力データを書き込みデータとして供給する。

メモリ制御部５の制御によりメモリ０．メモリ１に対す
る読み出し動作が行われて、同時に両メモリから読み出
されたデータは、障害検出手段６に入力して直列に変換
されてと７）対応の照合が行われる。この照合は、一方
が０で他方がｌ”である（排他的論理和）と正常とし、
それ以外（２つの信号が同一）の信号であれば障害検出
の出力を発生し、その時の読み出し位置（アドレスやビ
ット位置）を障害情報として通知するものである。

［実施例］ 第２図は実施例の構成図、第３図は障害データ検出部の
回路構成図、第４図は障害データ制御部の構成図、第５
図は実施例の動作タイミングとデータ構成説明図である
。　第２図において、２０はシリアル・パラレル変換部
、２１はテストデータ制御部、２２．２３はメモリ０　
（ＭＭＯで表示）とメモリ１　（ＭＭＩで表示）、２４
はメモリ制御部、２５は障害データ検出部、２６はパラ
レル・シリアル変換部、２７は障害データ制御部である
。

テストを行う場合、シリアル・パラレル変換部２０の入
力データとして１”が連続するシリアルデータが１フレ
一ム分（メモリの容量分）入力し、これに続く１フレ一
ム分は“０″が連続して入力する。これらのデータはシ
リアル・パラレル変換部２０においてワード単位で並列
信号に変換されて、テストデータ制御部２１に入力する
。テストデータ制御部２工では、入力したデータを一方
はそのままメモリＭＭＯに入力し、他方は反転してメモ
リＭＭＩに入力する。これによりメモリＭＭＯとＭＭＩ
には互いに論理的に反対のビット構成のデータが書き込
まれる。

テスト時におけるメモリ制御のタイミングは第５図Ａ、
に示されたように、メモリ制御部２４により制御される
。すなわち、メモリ制御部２４はテストが開始されると
、最初にメモリＭＭＯとＭＭｌに対して、書き込み制御
信号とアドレス信号を順次供給し、１フレ一ム分の書き
込みが終了すると、次に両メモリＭＭＯ，ＭＭＩに対し
読み出し制ｍ信号とアドレス信号を供給して、両者に記
憶されたデータの読み出しを同時に行う、この動作はテ
スト時に数回繰り返される。

２つのメモリＭＭＯ，ＭＭＩから読み出されたデータは
障害データ検出部２５に入力される。この障害データ検
出部２５では第３図に示すような並列な複数ビットから
なる読み出しデータの中の１ビット分の構成が示されて
おり、各メモリＭＭＯ，ＭＭＩから出力されたデータは
ゲート選択回路３０．３１に入力される。

選択回路３０．３１はテスト信号（“Ｈ”信号）が入力
するとそれぞれ入力信号を図のＴ端子に出力し、テスト
信号が無い（“Ｌ”信号）場合は、それぞれ入力信号を
図のＤ端子に出力する。

テスト時に選択回路３０．３１のＴ端子から出力された
２つの信号は排他的論理和回路３２に入力し、両信号の
一方が１″で他方がＯ″である場合は、“ｌ”を出力し
て正常であることを表示し、両信号が同じ場合（″０″
同士または“１″同士）“０”の出力が発生しメモリに
障害が発生したことを表示する。

テストを行わない場合は、選択回路３３に２つのデータ
が入力され、切替え信号（メモリＭＭＯとＭＭＩが交互
に読み出し駆動される時の切替え信号）により読み出し
データが選択されて通常動作の読み出しデータが出力さ
れ、他のビット情報とともに次のパラレル・シリアル変
換部（第２図２６）に出力される。

障害データ検出部２５において障害発生を検出すると、
その検出出力（第３図より出力）は障害データ制御部２
７に入力する。ｉ［害データ制御部２７の構成は第４図
に示されている。

第４図の障害データ制御部２７は、テストモードにおけ
る読み出し動作を開始する時にメモリ制御部２４からリ
セット信号を受は取ってカウンタ回路２７１がリセット
される。この後メモリ制御部２４からメモリＭＭＯ，Ｍ
ＭＩに供給される読み出しアドレスがカウンタ回路２７
１に入力されて設定され、以後各アドレス毎の読み出し
に対してクロック信号（ＣＬＫで表示）が入力されるの
でこれをカウントする。

障害発生時のタイムチャートを示す第５図のＢ。

には、読み出しアドレスを２進形式で計数するカウンタ
回路２７１の各ビット位置（各桁に対応）の状態の変化
が示されている。そして障害データ検出部２５から障害
検出信号が発生（障害が検出されたビット位置対応に発
生）すると、第４図の障害データ制御部２７の障害監視
回路２７２に人力し一陣害監視回路２７２はその障害の
検出信号が入力されるとその時のカウンタ回路２７１の
アドレス情報を取り込んで、障害検出のビット位置信号
と共に障害アドレスラッチ回路２７３に入力してラッチ
される。この様子は第５図Ｂ、に示されている。

この障害が発生した時のアドレスとビット位置信号は障
害アドレスラッチ回路２７３から出力され、パラレル・
シリアル変換回路２７４にオイテシリアル信”号に変換
されて制御側（例えば、交換機の制御装置）へ警報情報
として送出される。第５図Ｃ０は障害発生時の警報情報
の内容であるアドレスとビット位置情報のデータフォー
マットを示す。

上記したように、障害ビットが検出されると、障害デー
タ制御部から制御装置に対して警報情報が出力される。

この警報情報に含まれたアドレスおよびビット位置情報
は制御装置に格納され、以後の動作においてメモリＭＭ
Ｏ，ＭＭＩの障害発生アドレス（及びビット位置）を使
用しないよう制御するためのデータとして利用される。

（当該障害ビットを避けて記憶動作を行えば、当該メモ
ＩＪＭＭＯ，ＭＭＩ全体を交換せずに正常な動作を行う
ことができる。

［発明の効果］ 本発明によれば設計マージンの向上に伴いメモリ集積回
路の信鎖性の向上を実現することができる。また、パリ
ティビシトを使用せずに障害検出を行うため集約度の向
上および内部回路の実使用率の向上を達成することがで
きる。

図、第４図は障害データ制御部の構成図、第５図は実施
例の動作タイミングとデータ構成説明図、第６図は従来
例の構成図、第７図は従来例の動作タイミングとデータ
構成説明図である。

第１図中、 ｌ：テストデータ発生手段 ２：テスト信号手段 ３．４：メモリ０．メモリ１ ５：メモリ制御部 ６：障害検出手段

Claims (1)

1. 【特許請求の範囲】 ２つのバッファの一方への書き込み動作中に他方の読み
   出し動作が交互に行われ、記憶されるデータにパリテイ
   ビットが付与されないダブルバッファメモリのメモリ障
   害検出方式において、ダブルバッファのメモリ（３、４
   ）のテスト動作時にオール“１”とオール“０”のデー
   タを順次発生するテストデータ発生手段（１）と、 入力されるテストデータをダブルバッファの一方のメモ
   リに対し書き込みデータとして出力し、他方のメモリに
   対して反転したデータを書き込みデータとして出力する
   テスト信号手段（２）と、テスト時にダブルバッファを
   同時に書き込み駆動した後に同時に読み出し駆動するメ
   モリ制御部（５）と、 同時に読み出されたダブルバッファの２つのデータを照
   合して障害を検出すると障害位置を含む通知情報を発生
   する障害検出手段（６）を備えることを特徴とするダブ
   ルバッファのメモリ障害検出方式。